一种单粒子加固FPGA分布式RAM的写入时序匹配电路的制作方法

技术特征：

1.一种单粒子加固FPGA分布式RAM的写入时序匹配电路，其特征在于：包括与门(1)，单粒子加固触发器(2)、镜像单粒子加固静态随机访问存储器(3)、n级延时链(4)、n选1多路选择器(5)、n位配置单元(6)、反相器(7)、传输门(8)、单粒子瞬态滤波器(9)及其配置单元(12)、二选一选择器(10)、查找表单粒子加固静态随机访问存储器(11)，所述n值为正整数，除n位配置单元(6)以外，该写入时序匹配电路其他部分均位于FPGA芯片的可配置逻辑模块(CLB)内，FPGA的WR和EN信号通过与门(1)相与输出至单粒子加固触发器(2)，当EN和WR同时为高电平时，时钟信号到达后，单粒子加固触发器(2)的Q端输出高电平，该高电平信号从镜像单粒子加固静态随机访问存储器(3)DI端写入存储器，然后从存储器的DO端输出至n级延时链(4)得到该信号的n级延时信号，该n级延时信号分别接入至n选一多路选择器(5)，由n位配置单元(6)配置n选一多路选择器从n级延时信号中选出1个信号输出至单粒子加固触发器(2)的复位端，复位端高电平有效，使得单粒子加固触发器(2)的Q端异步复位到低电平，单粒子加固触发器(2)的Q端输出为数据选通信号，该数据选通信号输入至传输门(8)的正端，同时经过反相器(7)反相输入至传输门的负端，当数据选通信号为高电平时，传输门(8)打开，待输入数据通过传输门，当单粒子瞬态滤波器配置单元(12)配置为0时，待输入数据经由二选一选择器(10)的0端输入至查找表单粒子加固静态随机访问存储器(11)，当单粒子瞬态滤波器配置单元(12)配置为1时，待输入数据经单粒子瞬态滤波器(9)滤波处理后经由二选一选择器(10)的1端输入至查找表单粒子加固静态随机访问存储器(11)。

2.根据权利要求1所述的一种单粒子加固FPGA分布式RAM的写入时序匹配电路，其特征在于：所述n级延时链(4)由n-1个延时单元串联组成，所述镜像单粒子加固静态随机访问存储器(3)的输出连接到第1个延时单元的输入端，同时作为n级延时链(4)的第1级输出，第m级延时单元的输出端连接到第m+1级延时单元的输入端，同时作为n级延时链的第m+1级输出，m为自然数，m∈[2,n-1]。

3.根据权利要求1所述的一种单粒子加固FPGA分布式RAM的写入时序匹配电路，其特征在于：所述n值满足如下条件：

其中，为向上取整，Tjitter_filter为所述单粒子瞬态滤波器所引起的数据宽度最大缩减值，Tdelay_slice为所述n级延时链的每个延时单元的单位延时值。

4.根据权利要求1所述的一种单粒子加固FPGA分布式RAM的写入时序匹配电路，其特征在于：所述n选1多路选择器由n个NMOS管M1～Mn，第一反相器(13)、第二反相器(14)和一个PMOS管Mn+1组成，第i个NMOS管Mi的漏极连接至n级延时链(4)的第i级输出端，Mi的栅极连接至n位配置单元(6)的第n位输出端，M1～Mn的源级都连接到第一反相器(13)的输入端，第一反相器(13)与第二反相器(14)串联连接，PMOS管Mn+1为弱上拉管，其漏极和栅极分别连接在第一反相器的输入端和输出端，源级连接至电源VDD，第二反相器(14)的输出端为n选1多路选择器的输出，i为自然数，i∈[1,n]。

5.根据权利要求1所述的一种单粒子加固FPGA分布式RAM的写入时序匹配电路，其特征在于：所述n位配置单元(6)位于FPGA芯片每一列CLB上方或下方，同一列CLB内n选1多路选择器(5)的第i个输入端均与n位配置单元(6)的第i位输出端相连，i为自然数，i∈[1,n]。

6.根据权利要求1所述的一种单粒子加固FPGA分布式RAM的写入时序匹配电路，其特征在于：所述n位配置单元(6)位于FPGA芯片每一列CLB左方或右方，同一行CLB内n选1多路选择器(5)的第i个输入端均与n位配置单元(6)的第i位输出端相连，i为自然数，i∈[1,n]。

7.根据权利要求1所述的一种单粒子加固FPGA分布式RAM的写入时序匹配电路，其特征在于：所述n位配置单元(6)位于FPGA芯片各个时钟域内，每个时钟域内所有CLB中n选1多路选择器(5)的第i个输入端均与n位配置单元(6)的第i位输出端相连，i为自然数，i∈[1,n]。

8.根据权利要求1所述的一种单粒子加固FPGA分布式RAM的写入时序匹配电路，其特征在于：所述n位配置单元(6)由n个单bit配置单元组成，所述单bit配置单元由单粒子加固静态随机存储器(15)和反相器(16)组成，单粒子加固静态随机存储器(15)的输出连接到反相器(16)的输入端，反相器(16)的输出为单bit配置单元的输出。

9.根据权利要求1所述的一种单粒子加固FPGA分布式RAM的写入时序匹配电路，其特征在于：所述n位配置单元(6)由n个单bit配置单元组成，所述单bit配置单元由熔丝(17)和反相器(18)组成，熔丝(17)的一端连接到电源地，另一端连接到反相器(18)的输入端，反相器(18)的输出为单bit配置单元的输出。