存储系统的制作方法

本申请享有以日本专利申请2015-178457号(申请日：2015年9月10日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。

技术领域

实施方式涉及一种具备半导体存储装置的存储系统。

背景技术：

作为半导体存储装置，已知有NAND(Not And，与非)型闪速存储器。

技术实现要素：

本发明的实施方式提供一种能够延长具备半导体存储装置的存储系统的寿命的存储系统。

实施方式的存储系统具备：半导体存储装置，具备存储数据的区域；及控制器，向所述半导体存储装置发送写入命令。所述控制器向所述半导体存储装置的第1数据区域写入第1数据，在与所述第1数据的写入动作相关的第1状态失效的情况下，从所述半导体存储装置读出所述第1数据，并对从所述半导体存储装置读出的所述第1数据的错误进行订正。所述半导体存储装置在所述错误订正失效的情况下，存储表示所述第1数据区域不良的第1信息，在所述错误订正通过的情况下，存储表示有关所述第1数据区域的与所述第1信息不同的状态的第2信息。

附图说明

图1是第1实施方式的存储系统的框图。

图2是第1实施方式的NAND型闪速存储器的框图。

图3是图2所示的存储单元阵列的框图。

图4是图3所示的片的电路图。

图5是说明坏块判定动作的整体流程的流程图。

图6是说明坏块判定动作的时序图。

图7是说明坏块判定动作的时序图。

图8是说明部分坏块的登记动作的时序图。

图9是说明存储单元阵列的管理区域的图。

图10是说明向部分坏块的写入动作的时序图。

图11是说明状态用的参数变更动作的时序图。

图12是第2实施方式的存储单元阵列中所包含的1个区块的电路图。

具体实施方式

以下，参照附图对实施方式进行说明。

本实施方式的半导体存储装置是能够电改写数据的非易失性半导体存储器，在以下的实施方式中，作为半导体存储装置列举NAND型闪速存储器为例而进行说明。

[1]第1实施方式

[1-1]存储系统的构成

使用图1，对包含第1实施方式的半导体存储装置的存储系统1的构成进行说明。存储系统1具备NAND型闪速存储器100及存储器控制器200。

存储系统1既可以在搭载着主机装置的母板上安装构成存储系统1的多个芯片而构成，也可以作为利用1个模块来实现存储系统1的系统LSI(large-scale integrated circuit，大规模集成电路)或SoC(system on chip，片上系统)而构成。作为存储系统1的例子，可列举SD^TM卡等存储卡、SSD(solid state drive，固态驱动器)及eMMC(embedded multimedia card，嵌入式多媒体卡)等。

NAND型闪速存储器100具备多个存储单元，非易失地存储数据。NAND型闪速存储器100的构成的详细内容将于下文叙述。

存储器控制器200应答例如来自主机装置300的命令，而命令NAND型闪速存储器100写入(也称为编程)、读出及删除等。而且，存储器控制器200管理NAND型闪速存储器100的存储器空间。存储器控制器200具备主机接口电路(Host I/F(Inter Face，接口))201、CPU(Central Processing unit，中央处理器)202、RAM(Random Access Memory，随机存取存取器)203、缓冲存储器204、NAND接口电路(NAND I/F)205及ECC(Error Checking and Correcting，错误检查与订正)电路206等。

主机接口电路201经由控制器总线而连接于主机装置300，在与主机装置300之间进行接口处理。而且，主机接口电路201在与主机装置300之间进行命令及数据的收发。

CPU202对存储器控制器200整体的动作进行控制。例如，在从主机装置300接收到写入命令的情况下，CPU202应答该命令，而将基于NAND接口的写入命令发布给NAND型闪速存储器100。在读出及删除时也相同。而且，CPU202执行耗损均衡等用来管理NAND型闪速存储器100的各种处理。

RAM203被作为CPU202的作业区域而使用，存储从NAND型闪速存储器100载入的固件、或CPU202所制成的各种表格。RAM203例如包含DRAM(Dynamic Random Access Memory，动态随机存取存储器)。缓冲存储器204暂时地保存从主机装置300发送过来的数据，并且暂时地保存从NAND型闪速存储器100发送过来的数据。

ECC电路206在数据的写入时，针对写入数据生成纠错码，并将该纠错码附加在写入数据中而发送至NAND接口电路205。而且，ECC电路206在数据的读出时，使用读出数据中所包含的纠错码，对读出数据进行错误检查及错误订正。另外，ECC电路206也可设置在NAND接口电路205内。

NAND接口电路205经由NAND总线而与NAND型闪速存储器100连接，在与NAND型闪速存储器100之间进行接口处理。而且，NAND接口电路205在与NAND型闪速存储器100之间进行命令及数据的收发。

[1-1-1]NAND型闪速存储器100的构成

使用图2，对NAND型闪速存储器100的构成进行说明。NAND型闪速存储器100具备存储单元阵列101、行解码器102、列解码器103、读出放大器部104、页面缓冲器105、核心驱动器106、电压产生电路107、输入输出电路108、地址寄存器109、控制器110、状态寄存器111及失效比特计数器112。

存储单元阵列101具备多个区块，多个区块分别具备多个存储单元晶体管MT(有时也简称为存储单元)。存储单元晶体管MT包含可电改写的EEPROM(Electrically Erasable Programmable Read-Only Memory，电可擦可编程只读存储器)单元。为了控制施加于存储单元晶体管MT的电压，而于存储单元阵列101配设多条位线、多条字线及源极线。存储单元阵列101的详细内容将于下文叙述。

行解码器102从地址寄存器109接收区块地址信号及行地址信号，并基于这些信号，选择对应的区块内的任一字线。列解码器103从地址寄存器109接收列地址信号，并基于该列地址信号，选择任一位线。

读出放大器部104在数据的读出时，检测及放大从存储单元读出至位线的数据。而且，读出放大器部104在数据的写入时，将写入数据传送至存储单元。从存储单元阵列101读出数据及向存储单元阵列101写入数据是以多个存储单元为单位而进行，该单位成为页。

页面缓冲器105以页为单位而保存数据。页面缓冲器105在数据的读出时，暂时地保存以页为单位从读出放大器部104传送过来的数据，并以串行方式将该数据传送至输入输出电路108。而且，页面缓冲器105在数据的写入时，暂时地保存以串行方式从输入输出电路108传送过来的数据，并将该数据以页为单位而传送至读出放大器部104。

核心驱动器106将数据的写入、读出及删除所需的电压供给至行解码器102、读出放大器部104及未图示的源极线控制电路等。由核心驱动器106供给的电压经由行解码器102、读出放大器部104及源极线控制电路而施加于存储单元(具体来说为字线、选择栅极线、位线及源极线)。电压产生电路107产生各动作所需的内部电压(例如，将电源电压升高所得的电压)，并将内部电压供给至核心驱动器106。

控制器110对NAND型闪速存储器100的整体动作进行控制。控制器110从存储器控制器200接收各种外部控制信号，例如，芯片使能信号CEn、地址锁存使能信号ALE、指令锁存使能信号CLE、写入使能信号WEn及读出使能信号REn。附注于信号名中的“n”表示低态有效(active low)。

控制器110基于这些外部控制信号，识别从输入输出端子I/O供给的地址Add与指令CMD。然后，控制器110将地址Add经由地址寄存器109传送至列解码器103及行解码器102。而且，控制器110对指令CMD进行解码。控制器110按照外部控制信号及指令CMD，进行数据的读出、写入及删除的各序列控制。而且，控制器110为了向存储器控制器200通知NAND型闪速存储器100的动作状态，而输出待命/忙碌信号R/Bn。存储器控制器200通过接收待命/忙碌信号R/Bn，能够获知NAND型闪速存储器100的状态。

输入输出电路108在与存储器控制器200之间，经由NAND总线而进行数据(包括指令CMD、地址Add及数据)的收发。

例如在电源接通时，状态寄存器111暂时地保存从存储单元阵列101的ROM用户空间文件系统(Filesystem in Userspace，FUSE)读出的管理数据。而且，状态寄存器111暂时地保存存储单元阵列101的动作所需的各种数据。状态寄存器111例如包含SRAM(Static Random Access Memory，静态随机存取存储器)。

失效比特计数器112在写入后的验证动作中，将从存储单元读出的数据与期待值比 较，而计数不一致的比特(失效比特)的数量。所谓验证动作是指如下动作：将实际写入至存储单元的数据与期待值(写入数据)比较，而确认期待值是否已写入至存储单元。利用失效比特计数器112而计数出的失效比特数用来判定写入动作的状态。也就是说，控制器110将利用失效比特计数器112而计数出的失效比特数与基准值比较，当失效比特数为基准值以下时，判定为写入动作通过。

[1-1-2]存储单元阵列101的构成

使用图3，对存储单元阵列101的构成进行说明。

存储单元阵列101例如具备2个片PLN0、PLN1。各片PLN是向存储单元晶体管写入数据、及从存储单元晶体管读出数据时的单位。控制器110能够使片PLN0、PLN1个别地动作，也能够使片PLN0、PLN1并联地动作。片PLN的数量并不限定于2个，也可为1个或3个以上。

另外，在如图3的多个片PLN的构成例中，针对片PLN0、PLN1分别设置行解码器102-0、102-1、读出放大器部104-0、104-1、及页面缓冲器105-0、105-1。

使用图4，对片PLN的构成进行说明。片PLN具备多个区块BLK(区块BLK0～BLK(j－1))。“j”为1以上的整数。多个区块BLK分别具备多个NAND串120。

NAND串120分别具备多个(n个)存储单元晶体管MT、及2个选择晶体管ST1、ST2。“n”为1以上的整数。存储单元晶体管MT具备包含控制栅极及电荷存储层的积层栅极，而非易失地存储数据。1个NAND串120中所包含的存储单元晶体管MT的数量可任意设定，例如8个、16个、32个、64个、或128个等。多个存储单元晶体管MT是以将它们的电流路径串联连接的方式配置在选择晶体管ST1与ST2之间。该串联连接的一端侧的存储单元晶体管MT的电流路径连接于选择晶体管ST1的电流路径的一端，另一端侧的存储单元晶体管MT的电流路径连接于选择晶体管ST2的电流路径的一端。

同一区块BLK中所包含的多个选择晶体管ST1的栅极共通连接于选择栅极线SGD，同一区块BLK中所包含的多个选择晶体管ST2的栅极共通连接于选择栅极线SGS。同一行中所包含的多个存储单元晶体管MT的控制栅极共通连接于多条字线WL(WL0～WL(n－1))中的1条。

另外，NAND串120也可以具备虚设单元晶体管。虚设单元晶体管串联连接于选择晶体管ST1与存储单元晶体管之间、及选择晶体管ST2与存储单元晶体管之间。于虚设单元晶体管的栅极，连接着虚设字线。虚设单元晶体管的构造与存储单元晶体管相同。虚设单元晶体管并非用来存储数据，而是具有如下功能：在写入脉冲施加动作及删除脉冲施加动作中，缓和存储单元晶体管及选择晶体管所受到的干扰。

多个区块BLK中位于同一列的多个NAND串120中所包含的选择晶体管ST1的电流路径的另一端共通连接于多条位线BL(BL0～BL(m－1)中的1条。“m”为1以上的整数。也就是说，1条位线BL在多个区块BLK间将位于同一列的NAND串120共通连接。另外，在多条位线BL，分别连接着读出放大器部104中所包含的多个读出放大器(SA)121。同一区块BLK中所包含的多个选择晶体管ST2的电流路径的另一端共通连接于源极线SL。源极线SL例如在多个区块间将NAND串120共通连接。

位于同一区块BLK内的多个存储单元晶体管MT的数据被统括地删除。数据的读出及写入是针对共通连接于配设于1个区块BLK的1条字线WL的多个存储单元晶体管MT而统括地进行。将该数据单位称为页。

[1-2]存储系统1的动作

其次，对以所述方式构成的存储系统1的动作进行说明。

通常，成为编程错误的不良区块(无法正常地写入数据的区块)被当作坏块来管理，以后，该坏块因可靠性低而不被用于数据的写入。在本实施方式中，并非立即将成为编程错误的区块当作坏块来管理，而是对该区块进行ECC处理来判定是否能够正确地读出数据。在能够从成为编程错误的区块正确地读出数据的情况下，将该区块当作与坏块不同的部分坏块(坏块候补)来管理。并且，一边利用数据的多工化等方法补偿数据可靠性，一边使用部分坏块。

[1-2-1]坏块判定动作

首先，使用图5，对坏块判定动作的整体流程进行说明。存储器控制器200向NAND型闪速存储器100写入数据(进行编程)(步骤S100)。

接下来，存储器控制器200从NAND型闪速存储器100读出与步骤S100的编程相关的状态信息(步骤S101、S102)。在编程状态通过的情况下(步骤S103：No(否))，编程动作正常地结束。以后，同样地，存储器控制器200向NAND型闪速存储器100写入数据。

在编程状态失效的情况下(步骤S103：Yes(是))，存储器控制器200从NAND型闪速存储器100，读出在步骤S100中进行了编程的数据(步骤S104)。接着，存储器控制器200对在步骤S104中读出的数据进行错误订正(步骤S105)。

于在步骤S105中错误订正正常地结束的情况下(步骤S105：Pass(通过))，读出数据的错误比特数为ECC电路206的错误订正能力(能够错误订正的比特数)以下，存储器控制器200能够从NAND型闪速存储器100正常地读出数据。在该情况下，存储器控制器200将编程对象的区块当作与坏块不同的部分坏块来管理，并且将编程对象的区块当作 部分坏块而登记在NAND型闪速存储器100的管理区域(步骤S106)。另外，错误订正是通过还是失效的判定基准可适当设定，既可以在能够订正全部错误位的情况下判定为错误订正通过，也可以在错误订正后的错误比特数为阈值以下的情况下判定为错误订正通过。

于在步骤S105中错误订正未正常地结束的情况下(步骤S105：Fail(失效))，读出数据的错误比特数超出ECC电路206的错误订正能力，存储器控制器200无法从NAND型闪速存储器100正常地读出数据。在该情况下，存储器控制器200将编程对象的区块当作坏块而登记在NAND型闪速存储器100的管理区域(步骤S107)。以后，该坏块被从编程对象排除。

以下，对更具体的坏块判定动作进行说明。

如图6所示，存储器控制器200将写入指令“80h”、地址“Add1”、写入数据“W-Data1”、及执行指令“10h”发送至NAND型闪速存储器100。写入数据“W-Data1”例如为用户数据，地址“Add1”为任意的地址。

NAND型闪速存储器100应答执行指令“10h”，而向存储器控制器200发送忙碌信号，并且执行写入动作。也就是说，NAND型闪速存储器100的控制器110将写入数据“W-Data1”写入至存储单元阵列101。NAND型闪速存储器100在写入动作结束之后，向存储器控制器200发送待命信号(解除忙碌信号)。

接着，存储器控制器200应答待命信号，而将状态读取指令“70h”发送至NAND型闪速存储器100。NAND型闪速存储器100应答状态读取指令“70h”，而将与写入动作相关的状态信息发送至存储器控制器200。存储器控制器200接收从NAND型闪速存储器100读出的状态信息，并使用该状态信息来判定NAND型闪速存储器100的写入动作是否已正常地结束(编程状态是通过还是失效)。

(图5的步骤S104、S105的动作)

接下来，使用图7，对编程状态失效的情况下的读出动作进行说明。

在编程状态失效的情况下，存储器控制器200将读出指令“00h”、地址“Add1”、及执行指令“30h”发送至NAND型闪速存储器100。由读出动作而指定的地址“Add1”与由图6的写入动作而指定的地址“Add1”相同。

NAND型闪速存储器100应答执行指令“30h”，而向存储器控制器200发送忙碌信号，并且执行读出动作。也就是说，NAND型闪速存储器100的控制器110使用地址“Add1”，从存储单元阵列101读出数据。

NAND型闪速存储器100在读出动作结束之后，向存储器控制器200发送待命信号。 接着，NAND型闪速存储器100将读出数据“R-Data1”发送至存储器控制器200。存储器控制器200接收读出数据“R-Data1”，并对读出数据“R-Data1”进行错误订正处理(ECC处理)。

(图5的步骤S106的动作)

如图5所示，在对读出数据的错误订正正常地结束的情况下，该区块被当作部分坏块来管理。使用图8，对部分坏块的登记动作进行说明。

在对读出数据的错误订正正常地结束的情况下，存储器控制器200将写入指令“80h”、地址“Add2”、写入数据“W-Data2”、及执行指令“10h”发送至NAND型闪速存储器100。地址“Add2”是指定用来存储NAND型闪速存储器100的管理信息的区域(管理区域)的地址。写入数据“W-Data2”是部分坏块信息。

NAND型闪速存储器100应答执行指令“10h”，而向存储器控制器200发送忙碌信号，并且执行写入动作。也就是说，NAND型闪速存储器100的控制器110将部分坏块信息写入至存储单元阵列101的管理区域。其后的动作与图6的写入动作相同。

另外，步骤S107中的坏块的登记动作除了管理区域内的地址不同以外，其他与部分坏块的情况相同。

图9是说明存储单元阵列101的管理区域的图。存储单元阵列101中所包含的任意片PLN具备管理区块(区块BLKi)。于管理区块BLKi中存储NAND型闪速存储器100的管理信息。于该管理信息中，包含坏块信息及部分坏块信息。此外，于管理信息中，也包含修订信息等。

坏块信息是与坏块相关的信息，例如坏块的区块地址。部分坏块信息是与部分坏块相关的信息，例如部分坏块的区块地址。

如图9所示，与坏块信息分开而管理部分坏块信息，能够使用该部分坏块信息，如以下所说明那样执行适于部分坏块的动作。

[1-2-2]向部分坏块的写入动作

部分坏块相比于正常区块(既不是坏块也不是部分坏块的区块)产生更多错误比特数。因此，在向部分坏块写入数据的情况下，将数据多工化而存储在NAND型闪速存储器100中。

使用图10，对向部分坏块的写入动作进行说明。

存储器控制器200将读出指令“00h”、地址“Add2”及执行指令“30h”发送至NAND型闪速存储器100。由读出动作而指定的地址“Add2”与图8所示的指定NAND型闪速存储器100的管理区域的地址“Add2”相同。

NAND型闪速存储器100应答执行指令“30h”，而向存储器控制器200发送忙碌信号，并且执行读出动作。也就是说，NAND型闪速存储器100的控制器110使用地址“Add2”，从存储单元阵列101读出数据(管理信息)。

NAND型闪速存储器100在读出动作结束之后，向存储器控制器200发送待命信号。接着，NAND型闪速存储器100将管理信息“R-Data2”发送至存储器控制器200。存储器控制器200接收管理信息“R-Data2”，并使用管理信息“R-Data2”，取得部分坏块的信息(包含地址)。

接着，存储器控制器200将写入指令“80h”、地址“Add3”、写入数据“W-Data3”及执行指令“11h”发送至NAND型闪速存储器100。地址“Add3”是使用所述管理信息“R-Data2”而取得的部分坏块的地址。例如在片PLN0内存在部分坏块，向该部分坏块写入数据“W-Data3”。写入数据“W-Data3”例如为用户数据。

NAND型闪速存储器100应答执行指令“11h”，而向存储器控制器200发送忙碌信号，并且向片PLN0的页面缓冲器105-0传送数据“W-Data3”。NAND型闪速存储器100在数据传送动作结束之后，向存储器控制器200发送待命信号。

接着，存储器控制器200应答待命信号，而将写入指令“81h”、地址“Add4”、写入数据“W-Data3”及执行指令“10h”发送至NAND型闪速存储器100。地址“Add4”是用来将数据多工化的地址，作为一例，为指定片PLN1内的正常区块的地址。片PLN1用的写入数据“W-Data3”与所述片PLN0用的写入数据“W-Data3”相同。

NAND型闪速存储器100应答执行指令“10h”，而向存储器控制器200发送忙碌信号，并且向片PLN0的部分坏块写入写入数据“W-Data3”，并且向片PLN1的正常区块写入写入数据“W-Data3”。以此方式，实现向存储单元阵列101的数据的多工化。

[1-2-3]状态用的参数变更动作

也可以在NAND型闪速存储器100内改变用来判定错误比特数的参数，而代替所述数据的多工化。使用图11，对状态用的参数变更动作进行说明。取得部分坏块的信息的动作与图10相同。

在向部分坏块写入数据之前，存储器控制器200将测试模式指令“TM”、及应该变更的参数发送至NAND型闪速存储器100。另外，用来变更参数的指令可任意设定，在本实施方式中，使用测试模式指令“TM”作为一例。与测试模式指令“TM”一起发送的参数是有关与编程动作时的失效比特数(错误比特数)比较的阈值的信息。

在NAND型闪速存储器100中，编程的状态是通过利用失效比特计数器112而计数出的失效比特数是否超过阈值来判定。在NAND型闪速存储器100中，反复多次实施包 含写入数据的写入动作、及确认已被写入的数据的验证动作的写入循环。而且，在即便执行指定次数的写入循环，失效比特数依然超过阈值的情况下，判定为编程状态失效。在本实施方式中，在部分坏块的编程动作中，使编程状态中所使用的失效比特数的阈值相比于正常区块大。由此，在部分坏块的编程动作中，编程状态通过。

NAND型闪速存储器100应答测试模式指令“TM”，而变更存储在状态寄存器111中的参数(失效比特数的阈值)。

在参数的变更动作结束之后，存储器控制器200将写入指令“80h”、地址“Add1”、写入数据“W-Data1”及执行指令“10h”发送至NAND型闪速存储器100。地址“Add1”为部分坏块的地址。写入数据“W-Data1”例如为用户数据。

NAND型闪速存储器100应答执行指令“10h”，而向存储器控制器200发送忙碌信号，并且执行写入动作。也就是说，NAND型闪速存储器100的控制器110将写入数据“W-Data1”写入至存储单元阵列101。NAND型闪速存储器100在写入动作结束之后，向存储器控制器200发送待命信号。其后，与图8同样地，使用状态读取指令“70h”来判定编程状态。

在图11的编程动作中，用于判定编程状态的失效比特数的阈值相比于正常区块大。由此，能够防止在对部分坏块的编程动作中，判定为编程状态失效。从部分坏块读出的读出数据是利用存储器控制器200而得到错误订正。

另外，在向部分坏块的写入动作结束之后，进行正常区块用的参数变更动作。该再次的参数变更动作除了应该写入的参数的内容不同以外，其他与所述参数变更动作相同。

而且，也可以将图11的参数变更动作应用于图10的数据多工化动作。也就是说，在进行图11的参数变更动作之后，进行向部分坏块的写入动作。

[1-3]第1实施方式的效果

在作为存储系统的一例的eMMC中，如果坏块的数量达到某值，那么会ROM(Read Only Mode，只读模式)化。坏块数是按照出厂时的坏块数与在出厂后产生的后天性坏块数的总和来计算。在发生了编程状态失效、及删除状态失效的情况下，登记后天性坏块。状态是通过例如数bit/1KB来判定，但在读出时，进行比状态判定时多的例如40bit/1KB的错误订正。在这种eMMC中，即便登记为坏块也能够正确地读出数据。由此，如果无论是否能够正确地读出数据，都登记坏块，那么有坏块登记多发，而使eMMC的不良品增加的担心。

在本实施方式中，对编程状态被判定为失效的区块进行数据的读出动作，并对读出 的数据进行错误订正处理。而且，在正常地进行了错误订正处理的情况下，不将该区块当作坏块，而是当作与坏块不同的部分坏块来管理。而且，其后也将被当作部分坏块来管理的区块作为编程对象的区块而使用。

从而，根据本实施方式，能够减少被当作坏块而登记的区块的数量。由此，能够防止在坏块的数量超过某阈值的情况下被判定为不良品的规格中，判定NAND型闪速存储器100为不良品。由此，能够延长具备NAND型闪速存储器100的存储系统1的寿命。

而且，在向被当作部分坏块来管理的区块写入数据的情况下，将与写入至部分坏块的数据相同的数据写入至正常区块。由此，能够补偿NAND型闪速存储器100的数据可靠性。

而且，在向部分坏块写入数据的情况下，变更用于状态判定的失效比特数的阈值。由此，能够防止在向部分坏块写入数据时，判定为编程状态失效。

[2]第2实施方式

第2实施方式是针对多个存储单元积层在半导体衬底上而形成的三维积层型NAND型闪速存储器的应用例。

NAND型闪速存储器100中除了存储单元阵列101的构成以外，其他与第1实施方式相同。与第1实施方式同样地，存储单元阵列101具备多个区块BLK。图12是第2实施方式的存储单元阵列101中所包含的1个区块BLK的电路图。

区块BLK具备多个串单元SU，多个串单元SU分别具备多个NAND串120。在图12中，作为一例，表示4个串单元SU0～SU3。1个区块BLK内的串单元SU的数量可任意设定。而且，虽然图12表示NAND串120具备8个存储单元晶体管MT(MT0～MT7)的构成例，但NAND串120所具备的存储单元晶体管MT的数量可任意设定。

串单元SU0中所包含的选择晶体管ST1的栅极共通连接于选择栅极线SGD0，与所述同样地，于串单元SU1～SU3连接选择栅极线SGD1～SGD3。位于同一区块BLK内的多个选择晶体管ST2的栅极共通连接于同一选择栅极线SGS。位于同一区块BLK内的存储单元晶体管MT0～MT7的控制栅极分别共通连接于字线WL0～WL7。另外，各串单元SU中所包含的选择晶体管ST2也可以与选择晶体管ST1同样地，连接于各选择栅极线SGS0～SGS3。

而且，在存储单元阵列101内呈矩阵状配置的NAND串120中，位于同一行的NAND串120的选择晶体管ST1的电流路径的另一端共通连接于位线BL0～BL(m－1)中的任一条。也就是说，1条位线BL在多个区块BLK间将位于同一列的NAND串120共通连接。而且，选择晶体管ST2的电流路径的另一端共通连接于源极线SL。源极线SL例如在多 个区块间将NAND串120共通连接。

关于存储单元阵列的构成，例如，在2009年3月19日提出申请的名为“三维积层非易失性半导体存储器”的美国专利申请12/407,403号中有所记载。而且，在2009年3月18日提出申请的名为“三维积层非易失性半导体存储器”的美国专利申请12/406,524号、2010年3月25日提出申请的名为“非易失性半导体存储装置及其制造方法”的美国专利申请12/679,991号、2009年3月23日提出申请的名为“半导体存储器及其制造方法”的美国专利申请12/532,030号中有所记载。这些专利申请整体通过参照而引用在本申请的说明书中。

而且，数据的删除能够以区块BLK为单位、或以比区块BLK小的单位为单位而进行。关于删除方法，例如在2011年9月18日提出申请的名为“NONVOLATILE SEMICONDUCTOR MEMORY DEVIC”的美国专利申请13/235,389号中有所记载。而且，在2010年1月27日提出申请的名为“NON-VOLATILE SEMICONDUCTOR STORAGE DEVICE”的美国专利申请12/694,690号中有所记载。进而，在2012年5月30日提出申请的名为“NONVOLATILE SEMICONDUCTOR MEMORY DEVICE AND DATA ERASE METHOD THEREOF”的美国专利申请13/483,610号中有所记载。这些专利申请整体通过参照而引用在本申请的说明书中。

在第2实施方式中，编程状态是针对每个串单元SU而判定。而且，并非立即将成为编程错误的串单元(无法正常地写入数据的串单元)当作坏串单元来管理，而是对该串单元进行ECC处理来判定是否能够正确地读出数据。在能够从成为编程错误的串单元正确地读出数据的情况下，将该串单元当作部分坏串单元来管理。而且，与第1实施方式同样地，一边利用数据的多工化等方法补偿数据可靠性，一边使用部分坏串单元。在第2实施方式中，除了针对每个区块的状态判定被变更为针对每个串单元的状态判定以外，其他都应用第1实施方式的动作。

在1个存储单元晶体管MT保存2比特数据的情况下，其阈值电压根据保存数据而取用4种电平中的任一种。在将4种电平由低到高地依序设定为删除电平、A电平、B电平及C电平的情况下，在A电平的读出动作时施加于选择字线的电压例如为0V～0.55V之间。并不限定于此，也可以为0.1V～0.24V、0.21V～0.31V、0.31V～0.4V、0.4V～0.5V、0.5V～0.55V等任一个之间。在B电平的读出时施加于选择字线的电压例如为1.5V～2.3V之间。并不限定于此，也可以为1.65V～1.8V、1.8V～1.95V、1.95V～2.1V、2.1V～2.3V等任一个之间。在C电平的读出动作时施加于选择字线的电压例如为3.0V～4.0V之间。并不限定于此，也可以为3.0V～3.2V、3.2V～3.4V、3.4V～3.5 V、3.5V～3.6V、3.6V～4.0V等任一个之间。作为读出动作的时间(tR)，例如也可以为25μs～38μs、38μs～70μs、70μs～80μs等任一个之间。

写入动作包含编程及编程验证。在写入动作中，最初施加于在编程时选择的字线的电压例如为13.7V～14.3V之间。并不限定于此，例如也可以为13.7V～14.0V、14.0V～14.6V等任一个之间。也可以使对第奇数条字线进行写入时最初施加于所选择的字线的电压、与对第偶数条字线进行写入时最初施加于所选择的字线的电压不同。在将编程动作设定为ISPP方式(Incremental Step Pulse Program，增量步进脉冲编程)时，作为上升的电压，可列举例如0.5V左右。作为施加于非选择的字线的电压，例如也可以为6.0V～7.3V之间。并不限定于此，例如也可以为7.3V～8.4V之间，也可以为6.0V以下。也可以根据非选择的字线是第奇数条字线还是第偶数条字线，而使所施加的通过电压不同。作为写入动作的时间(tProg)，例如也可以为1700μs～1800μs、1800μs～1900μs、1900μs～2000μs之间。

在删除动作中，最初施加于配置在半导体衬底上部且上方配置着存储单元的阱的电压例如为12V～13.6V之间。并不限定于此，例如也可以为13.6V～14.8V、14.8V～19.0V、19.0～19.8V、19.8V～21V等任一个之间。作为删除动作的时间(tErase)，例如也可以为3000μs～4000μs、4000μs～5000μs、4000μs～9000μs之间。

而且，存储单元例如也可以为如下构造。存储单元在硅衬底等半导体衬底上具有隔着膜厚为4nm～10nm的隧道绝缘膜而配置的电荷储存膜。该电荷储存膜可设定为膜厚为2nm～3nm的氮化硅(SiN)膜、或氮氧化硅(SiON)膜等绝缘膜与膜厚为3nm～8nm的多晶硅(Poly-Si)膜的积层构造。也可以在多晶硅膜中添加钌(Ru)等金属。存储单元在电荷储存膜之上具有绝缘膜。该绝缘膜具有例如被膜厚为3nm～10nm的下层High-k膜与膜厚为3nm～10nm的上层High-k膜夹着的膜厚为4nm～10nm的氧化硅(SiO)膜。作为High-k膜的材料，可列举氧化铪(HfO)等。另外，氧化硅膜的膜厚可以比High-k膜的膜厚厚。在绝缘膜上，经由膜厚为3nm～10nm的功函数调整用膜而设置膜厚为30nm～70nm的控制电极。于此，功函数调整用膜例如为氧化钽(TaO)等金属氧化膜、氮化钽(TaN)等金属氮化膜。控制电极可使用钨(W)等。可以在存储单元间配置气隙。

已对本发明的若干实施方式进行了说明，但这些实施方式只是作为例子提出，并非意图限定发明的范围。这些新颖的实施方式能够通过其他各种方式来实施，且能够在不脱离发明主旨的范围内进行各种省略、替换、变更。这些实施方式及其变化包含在发明的范围或主旨中，并且包含在权利要求书所记载的发明及其均等的范围内。

[符号的说明]

1 存储系统

100 NAND型闪速存储器

101 存储单元阵列

102 行解码器

103 列解码器

104 读出放大器部

105 页面缓冲器

106 核心驱动器

107 电压产生电路

108 输入输出电路

109 地址寄存器

110 控制器

111 状态寄存器

112 失效比特计数器

120 NAND串

121 读出放大器

200 存储器控制器

201 主机接口电路

202 CPU

203 RAM

204 缓冲存储器

205 NAND接口电路

206 ECC电路

300 主机装置