存储系统的制作方法

本申请享有以日本专利申请案2015-179872号(申请日：2015年9月11日)为基础申请案的优先权。本申请通过参照该基础申请案而包含基础申请案的全部内容。

技术领域

本发明的实施方式涉及一种存储系统。

背景技术：

已知有一种存储单元三维排列而成的NAND型闪速存储器。

技术实现要素：

本发明的实施方式提供一种能够提高可靠性的存储系统。

实施方式的存储系统具备：存储器件，包含存储单元阵列；以及控制器，对所述存储器件的动作进行控制，在所述存储单元阵列中指定第1区域及第2区域；并且所述第1区域包含层叠在衬底上的多个第1存储单元，所述第2区域包含层叠在所述衬底上的多个第2存储单元，所述控制器能够将所述第1存储单元连接于第1字线，且能够将所述第2存储单元连接于多个第2字线。

附图说明

图1是表示实施方式的存储系统的框图。

图2是表示半导体存储器的内部构成的一例的框图。

图3是表示存储单元阵列的内部构成的一例的图。

图4是表示存储单元阵列的构造的一例的剖视图。

图5是表示存储单元阵列的构造的一例的剖视图。

图6是表示实施方式的存储系统的写入动作例的流程图。

图7是表示实施方式的存储系统的写入动作例的时序图。

图8是表示实施方式的存储系统的读出动作例的流程图。

图9是表示实施方式的存储系统的读出动作例的时序图。

图10是表示实施方式的存储系统的删除动作例的流程图。

图11是表示实施方式的存储系统的删除动作例的时序图。

图12是用以说明实施方式的存储系统的内部动作例的图。

图13是用以说明实施方式的存储系统的内部动作例的图。

图14是表示实施方式的存储系统的内部动作例的流程图。

图15是用以说明实施方式的存储系统的内部动作例的图。

图16是用以说明实施方式的存储系统的应用例的图。

图17是表示实施方式的存储系统的应用例的流程图。

图18是用以说明实施方式的存储系统的应用例的图。

图19是用以说明实施方式的存储系统的应用例的图。

具体实施方式

以下，一边参照附图，一边详细地说明本实施方式。在以下的说明中，对具有相同功能及构成的要素标注相同的符号。

此外，在以下的各实施方式中，在不用相互区分末尾附加区分用数字/英文的参照符号(例如字线WL或位线BL、各种电压及信号等)的情况下，使用省略末尾的数字/英文的记载(参照符号)。

[实施方式]

参照图1至图21，对实施方式的存储系统进行说明。

(1)实施例

(a)构成

使用图1至图8，对实施方式的存储系统的构成例进行说明。

如图1所示，存储系统9包含存储器件1、及主机器件99。

主机器件99例如通过连接器、无线通信、因特网等而结合至存储器件1。

主机器件99对存储器件1请求数据的写入/删除、数据的读出。

存储器件1包含存储器控制器200、及半导体存储器(存储器件)201。

存储器控制器200使半导体存储器201执行与主机器件99的请求对应的动作。

存储器控制器200例如包含工作存储器(RAM(RandomAccess Memory，随机存取存储器))220、处理器(CPU(Central Processing Unit，中央处理单元))230、缓冲存储器240、 存储器接口电路250、及ECC(ErrorChecking andCorrecting，错误检查与校正)电路260。

主机接口电路210将存储器控制器200结合至主机器件99。主机接口电路210控制对主机器件99的通信。主机接口电路210进行对来自主机器件99的请求及数据的处理。

工作存储器220及缓冲存储器240暂时保持存储系统9中所使用的各种数据、程序(软件/固件)及管理信息(管理表)。

例如，工作存储器220是DRAM(Dynamic RandomAccess Memory，动态随机存取存储器)，用作CPU230的作业区域。工作存储器220暂时保持用以控制半导体存储器201的动作的软件/固件、及用以对半导体存储器201进行管理的1个以上的管理表TBL。例如，缓冲存储器240是SRAM(Static Random Access Memory，静态随机存取存储器)。缓冲存储器240暂时保持在主机器件99与半导体存储器201之间传输的数据。

CPU230对存储器控制器200整体的动作进行控制。例如，CPU230根据来自主机器件99的请求而发送基于接口标准的指令。CPU230参照管理表TBL内的信息，对半导体存储器201的动作进行控制。CPU230执行如耗损平均这样的用以对半导体存储器201进行管理的各种处理。CPU230例如执行数据的加密处理或随机化处理等各种运算。

存储器接口电路250经由总线而连接于半导体存储器201。存储器接口电路250控制对半导体存储器201的通信。存储器接口电路250将来自CPU230的指令传输至半导体存储器201。存储器接口电路250在对半导体存储器201写入数据时，向半导体存储器201传输缓冲存储器240内的数据。存储器接口电路250在从半导体存储器201读出数据时，向缓冲存储器240传输来自半导体存储器201的数据。

ECC电路260执行数据的错误校正(ECC：ErrorChecking andCorrecting)处理。ECC电路260在写入数据时，基于应写入的数据产生奇偶校验。ECC电路260在读出数据时，自奇偶校验产生校正子，检测数据内的错误。ECC电路260对所检测到的错误进行校正。另外，CPU230也可以具有ECC电路260的功能。

半导体存储器201存储数据。半导体存储器201基于来自存储器控制器200的指示(主机器件99的请求)，执行数据的写入及数据的读出。

半导体存储器201包含设置在封装体内的1个以上的存储器芯片2。半导体存储器201例如为NAND型闪速存储器。例如，包含闪速存储器的存储器件1(或存储系统)为存储卡(例如，SD^TM卡)、USB(Universal Serial Bus，通用串列总线)存储器、或SSD(Solid State Drive，固态驱动器)等。

如图2所示，NAND型闪速存储器201包含存储单元阵列10、行解码器12、感测电路13、源极线驱动器14、井驱动器15、驱动器16、电荷泵(电压产生电路)17、寄存 器18及定序器19等。

存储单元阵列10包含第1区域101及第2区域102。

第1及第2区域101、102包含1个以上的区块BLK。区块BLK是数据的删除单位。区块BLK的各者包含多个(例如4个)串单元SU(SU0、SU1、SU2…)。多个串单元SU是NAND串(存储器串)111的集合。NAND串111包含串联连接的多个存储单元。存储单元阵列10内的区块数量、1个区块BLK内的串单元的数量、NAND串111内的存储单元的数量为任意。

对存储单元阵列10的内部构成在下文进行叙述。

行解码器12对区块地址或页地址进行解码，选择与地址对应的区块BLK内的字线。行解码器12对字线施加用以使存储单元阵列10动作的电压。

感测电路13在读出数据时，感测及放大输出至存储单元阵列10内的位线的信号。由此，感测电路13读出保持在存储单元的数据。此外，感测电路13在写入数据时，根据与写入数据对应的信号对位线的电压进行控制。例如，感测电路13包含页缓冲器131。页缓冲器131暂时保持从存储单元阵列10输出的数据、输入至存储单元阵列10的数据。对任一串单元SU的连接于所选择的字线WL的存储单元晶体管MT统括进行对存储单元阵列10的数据的输入输出(数据的写入及数据的读出)。该单位被称为“页”。页缓冲器131能够保持1个页的数据。

源极线驱动器14对存储单元阵列10内的源极线的电位进行控制。

井驱动器15对设置NAND串111的井区域施加电压。

驱动器16伴随定序器19的控制，将用于数据的写入、读出、及删除的电压供给至行解码器12、感测电路130、源极线驱动器14及井驱动器15。

电荷泵17产生施加至存储单元阵列10内的各配线的各种电压。

寄存器18能够保持各种信号。寄存器18为例如保持数据的写入及删除动作的状态。由此，闪速存储器201能够向存储器控制器200通知是否已正常地完成动作。寄存器18保持从存储器控制器200接收到的指令或地址等。寄存器18能够保持各种表(管理信息)。

定序器19对闪速存储器201整体的动作进行控制。定序器19基于在存储器控制器200与闪速存储器201之间收发的控制信号及指令，对闪速存储器201内部的动作进行控制。

＜三维构造的存储单元阵列的构成＞

参照图3至图5，对本实施方式的三维构造的存储单元阵列的内部构成的一例进行说明。

如图3所示，NAND串111包含多个存储器晶体管(也称为存储器部或存储器元件)MT(MT0、MT1、…、MTm－2、MTm－1)、及2个选择晶体管ST1、ST2。再者、“m－1”为1以上的自然数。

存储器晶体管MT包含控制栅极及电荷储存层(存储膜)。在NAND串111内，在选择晶体管ST1、ST2间串联连接多个存储器晶体管MT。串联连接的多个存储器晶体管MT中的漏极侧的存储器晶体管MTm－1的一端(源极/漏极)连接于漏极侧选择晶体管ST1的一端。串联连接的多个存储器晶体管中的源极侧的存储器晶体管MT0的一端连接于源极侧选择晶体管ST2的一端。

多个漏极侧选择栅极线SGD0～SGD3分别连接于漏极侧选择晶体管ST1的栅极。

1个源极侧选择栅极线SGS共通连接于源极侧选择晶体管ST2的栅极。另外，多个源极侧选择栅极线SGS也能够以与区块BLK内的某个控制单位对应的方式设置于1个区块BLK内。

字线WL0～WLm－1在相同的区块BK内，连接于与标注于字线的编号相同的编号的存储器晶体管MT0～MCm－1的控制栅极。

漏极侧选择晶体管ST1的一端连接于多个位线中的任一位线BL(BL0～BL(n－1))。另外，“n－1”为1以上的自然数。

源极侧选择晶体管ST2的另一端连接于源极线SL。

如图4的示意性的剖视构造图所示，在存储单元阵列内，NAND串111设置在衬底(例如，Si衬底)190内的p型井区域192上。

p型井区域192经由井接触点CPWELL而连接于井驱动器15。p型井区域192界定区块BLK。例如，区块BLK内的NAND串111设置在由井接触点CPWELL包围的区域内。井接触点CPWELL设置在p型井区域192内的p⁺型扩散层193上。

源极线接触点CELSRC在串单元SU间设置在p型井区域192内的n⁺型扩散层194上。源极线接触点CELSRC连接于源极线SL。

NAND串111包含半导体柱SP。半导体柱SP连接于p型井区域192。半导体柱SP在相对于p型井区域192(衬底)的表面大致垂直的方向(D3方向)上延伸。

半导体柱SP沿D1方向及D2方向在衬底100内的n型井区域191上排列成阵列状。

在半导体柱SP的上端的上方，设置有位线(未图示)。

多个导电层70、71、72层叠在p型井区域192上。各导电层70、71、72介隔存储膜(未图示)而设置在半导体柱SP的侧面上。

选择晶体管ST1配置在包含半导体柱SP及导电层70的区域。层叠的多个(在本例 中为4个)导电层70成为选择晶体管ST1的栅极电极。层叠的导电层70连接于相同的漏极侧选择栅极线SGD。

选择晶体管ST2配置在包含半导体柱SP及导电层72的区域。层叠的多个(在本例中为4个)导电层72成为选择晶体管ST2的栅极电极。层叠的导电层72连接于源极侧选择栅极线SGS。

存储器晶体管MT配置在包含半导体柱SP及导电层71的区域。导电层71作为字线WL而发挥功能。

如图5所示，存储器晶体管MT在半导体柱SP与导电层(字线)71之间包含存储膜79。存储膜79覆盖半导体柱SP的侧面。存储膜79在半导体柱SP的上端至下端之间连续。

存储膜79具有层叠构造。存储膜79包含栅极绝缘膜793、电荷储存层792、及区块绝缘膜791。

栅极绝缘膜(隧道绝缘膜)793设置在半导体柱SP的侧面上。电荷储存层792设置在栅极绝缘膜793与区块绝缘膜791之间。区块绝缘膜791设置在电荷储存层792与导电层71之间。

导电层71作为字线WL而发挥功能，并且作为存储器晶体管MT的控制栅极电极而发挥功能。1个存储器晶体管MT包含1个控制栅极电极(导电层)71。

在D3方向(相对于半导体衬底表面为垂直方向)上，层间绝缘膜89设置在导电层70、71、72间。

在半导体柱SP的上端上，设置有介电层插塞VP。位线BL经由介电层插塞VP而连接于半导体柱SP。

另外，存在半导体柱SP的上端侧(位线侧)的尺寸变得大于半导体柱SP的下端侧(衬底侧)的尺寸的情况。在该情况下，存在如下可能性：在设置于共通的半导体柱SP上的多个存储器晶体管中，半导体柱SP的上端侧的存储器晶体管的尺寸与半导体柱SP的下端侧的存储器晶体管的尺寸不同。然而，在第1及第2区域101、102内，以衬底190的表面为基准而位于相同的高度(层)的存储器晶体管MT实质上具有相同的尺寸。

在本实施方式中，三维构造的存储单元阵列的构造、动作及制造方法例如以参照的形式引用“三维层叠非挥发性半导体存储器”的2009年3月19日申请的美国专利申请案12/407,403号、“三维层叠非挥发性半导体存储器”的2009年3月18日申请的美国专利申请案12/406,524号、“非挥发性半导体存储装置及其制造方法”的2010年3月25日申请的美国专利申请案12/679,991号、“半导体存储器及其制造方法”的2009年3月 23日申请的美国专利申请案12/532,030号中所记载的构成。

在本实施方式中，第1及第2区域101、102内的第1及第2存储单元MCA、MCB通过将应存储的数据与存储单元的阈值电压建立关联而保持数据。

在本实施方式的闪速存储器201中，第2区域102的第2存储单元MCB的构成与第1区域101的第1存储单元MCA的构成不同。

第1存储单元MCA包含1个存储器晶体管MT。

第1存储单元MCA能够通过1个存储器晶体管MT存储1比特以上的数据。

第2存储单元MCB包含沿D3方向排列的2个以上的存储器晶体管MT。第2存储单元MCB内的存储器晶体管MT设置在相同的半导体柱SP上。

第2存储单元MCB能够通过2个以上的存储器晶体管MT存储1比特以上的数据。以下，为了简化说明，对第2存储单元MCB包含2个存储器晶体管MT的情况进行说明。在该情况下，第2存储单元MCB包含2个控制栅极电极，在Z方向上相邻的2个字线(以下，记述为字线WLk、WLk+1)连接于存储单元MCB。此处，“k”为0以上的整数。

在第2存储单元MCB中，除与控制栅极电极71对向的部分的存储膜79以外，与层间绝缘膜89对向的部分的存储膜79也有助于存储单元MCB的数据的保留特性。

由此，在第1及第2存储单元MCA、MCB保持相同的比特数的数据的情况下，第2存储单元MCB的保留特性变得高于第1存储单元MCA的保留特性。

关于存储单元阵列内的地址，在第1区域101中，对1个字线WL分配1个以上的页地址。在第2区域102中，对2个字线WLk、WLk+1的组分配1个以上的页地址。以下，也存在连接于第2区域102内的1个存储单元MCB的多个字线WLk、WLk+1被称为字线组的情况。

在本实施方式中，存储系统9使第2区域102的页地址与字线组内的多个字线中的1个字线对应而对第2区域102内的地址进行管理。另外，通过指令(或指令中所包含的信号)及表示第2区域为动作对象的旗标(1比特以上的信号)中的至少一者判定存储单元阵列内的动作的对象区域是否为第2区域102。例如，旗标可以存储至闪速存储器201的存储单元阵列或ROM区域，也可以存储至存储器控制器200内的存储区域。

例如，第2存储单元MCB用于存储与存储至第1存储单元MCA的数据相比读出频率(存取频率)较低的数据及保存期间较长的数据中的具有至少一性质的数据。

例如，冷数据存储至第2区域102内。冷数据是读出频率(存取频率)较低，跨及长期间而保存在存储区域内的数据。例如，冷数据为图像数据、影像数据、客户数据、实 验原始数据、及统计原始数据等。与此相对，存取频率较高的数据被称为热数据。

以下，包含第2存储单元MCB的第2区域102被称为冷数据区域(或长期保存区域或高保留区域)102。为了将说明区分化，包含第1存储单元MCA的第1区域101被称为正常数据区域101。

另外，正常数据区域101及冷数据区域102也可以包含1个存储单元保持1比特的数据的SLC(Single level cell，单级单元)区域、及1个存储单元保持2比特以上的数据的MLC(Multi level cell，多级单元)区域。

与冷数据区域102内的NAND串(存储单元)的控制相关的信息(以下，称为冷信息)也可以存储至冷数据区域102内。例如，多个存储单元MCB中的最下层的存储单元(最位于半导体衬底侧的存储单元)MCB(MCZ)所属的存储区域(页)保持冷信息。

以下，将存储冷信息的页称为冷索引页。

基于冷信息，定序器19能够控制对冷数据区域102的动作。冷信息是在读出或写入数据时使用的电压等信息。例如，本实施方式的存储系统的冷信息是用于偏移读取的电压的修正量。

此外，冷信息也可以包含用以判定是否需要对冷数据区域102的更新动作、或冷数据区域102内的数据的可靠性(有无数据的破坏)的信息(以下，称为判定信息)。

例如，在冷索引页内的一部分的区域(1个以上的存储单元)内，写入“0”数据作为判定信息。在该情况下，被写入“0”数据的存储单元的阈值电压具有高于与删除状态对应的值的阈值电压。

被写入“0”数据的存储单元的阈值电压具有随着时间经过而逐渐朝向下位的电平(与删除状态对应的阈值电压)变化的倾向。若因时间的经过而存储单元的阈值电压成为用以判定“0”数据的电平(读出电压)以下，则从存储单元读出的数据成为“1”数据。

因此，在对冷索引页读出信息时，计数存储有判定信息的区域内的“1”数据的个数，由此定序器19或存储器控制器200能够预测冷数据区域102内的数据的劣化程度。作为其结果，定序器19或存储器控制器200能够获得是否需要对冷数据区域102的更新动作及冷数据区域102内的数据的能够靠度等信息。

另外，冷信息也可以存储在NAND串111的最上层的存储单元(最位于位线侧的存储单元MCB)内。此外，冷信息也可以存储在存储器控制器200内。

在本实施方式中，在闪速存储器201如图1所示包含多个存储器芯片2的情况下，也可以在冷数据区域102设定某个存储器芯片内的存储单元阵列10的整体。

在本实施方式中，正常数据区域101及冷数据区域102的物理构造实质上相同。因 此，根据来自主机器件99或存储器控制器200的控制，正常数据区域101的一部分也可以用作冷数据区域102。此外，根据来自主机器件99或存储器控制器200的控制，冷数据区域102也可以用作正常数据区域101。如上所述，本实施方式的闪速存储器201能够灵活地执行从正常数据区域101向冷数据区域102的转换、及从冷数据区域102向正常数据区域101的转换。

另外，在冷数据区域102内，1个存储单元MCB也可以包含3个以上的存储器晶体管。在该情况下，对包含3个以上的字线WLk、WLk+1、WLk+2、…的字线组分配1个以上的页地址。

如上所述，在本实施方式的闪速存储器中，存储单元阵列10的第2区域(冷数据区域)102内的第2存储单元MCB包含2个以上的存储器晶体管MT。

第2存储单元MCB内的存储膜79的有效面积大于第1存储单元MCA内的存储膜79的有效面积。因此，第2存储单元MCB的存储膜79能够存储的电子量变得多于第1存储单元MCA的存储膜79能够存储的电子量。

在第2存储单元MCB中，与多个控制栅极电极(字线)间的层间绝缘膜对向的存储膜的部分也有助于存储单元MCB保持数据。

因此，关于第2区域102内的存储单元MCB，能够使来自存储膜79的电子相对于存储单元MCB中存储的电子总量的相对泄漏量变小。

而且，在存储单元MCB内，多个存储器晶体管MT为大致相同的阈值电压(电荷保持状态)，故而对与层间绝缘膜对向的存储膜的部分的电荷移动减少。

由此，能够抑制与存储单元MCB的阈值电压有关联的数据发生变化。

作为其结果，第2存储单元MCB的保留特性变得高于第1存储单元MCA的保留特性。

如上所述，本实施方式的存储系统能够提高三维构造的闪速存储器的数据的保留特性。

(b)动作例

参照图6至图15，对实施方式的存储系统的动作例(控制方法)进行说明。

以下，关于闪速存储器201的冷数据区域102的存储单元MCB为SLC的情况，对本实施方式的存储系统的动作进行说明。

(b-1)写入动作

参照图6及图7，对本实施方式的存储系统的写入动作进行说明。此处，说明对闪速存储器的冷数据区域写入数据。

如图6的流程图所示，主机器件99对存储器件1请求对闪速存储器201的冷数据区域102进行写入(步骤ST1)。例如，主机器件99基于应写入的数据的种类(例如，应写入的数据的扩展名)、使用者的指示等，将冷数据区域102指定作为数据的写入区域。

此外，主机器件99将应写入的数据发送至存储器控制器200。

如图7的时序图所示，在时刻T0A，存储器控制器200是经由输入输出线I/O而将写入指令CMD-W作为用以执行来自主机器件99的请求的指令发送至本实施方式的闪速存储器201(步骤ST10)。

闪速存储器的写入指令CMD-W至少包含第1写入指令信号(80h)WT1、及第2写入指令信号(10h)WT2。

在本实施方式中，如图7的时序图所示，在对冷数据区域102写入数据时，存储器控制器200发出更包含第1信号(A3h)CZ的写入指令CMD-W。以下，为了将构成要素区分化，将第1信号CZ称为模式信号CZ。

模式信号(A3h)CZ表示成为动作对象的存储单元阵列10内的区域为冷数据区域102。通过收发该信号，向闪速存储器201通知应通过指令而执行的动作模式为对冷数据区域102的动作模式。

例如，存储器控制器200在第1写入指令信号WT1前，将模式信号CZ发送至闪速存储器201。

存储器控制器200在发送模式信号CZ及第1写入指令信号WT1后，发送应写入数据的页的地址(选择地址)ADR。

存储器控制器200继地址ADR之后将数据DT发送至闪速存储器201。例如，存储器控制器200通过ECC电路260而对应写入至闪速存储器的数据附加奇偶校验。

在发送数据DT后，存储器控制器200将第2写入指令信号WT2发送至闪速存储器201。

闪速存储器201接收写入指令CMD-W而开始动作(步骤ST100)。在时刻T1A，定序器19将就绪/忙碌信号RBn的信号电平从H电平过度至L电平，向存储器控制器200通知动作开始。

定序器19对模式信号CZ及指令信号WT1、WT2进行解读。由此，定序器19辨识到来自存储器控制器200的指示为对冷数据区域102写入数据。

定序器19在闪速存储器201的数据的写入顺序中，执行1个以上的写入循环(步骤ST101)。写入循环包含1个以上的编程步骤(编程动作)及1个以上的验证步骤(验证动作)。

定序器19以对冷数据区域102执行编程步骤的方式对闪速存储器201内的各电路 进行控制。

电荷泵17产生用于写入数据的各种电压。

井驱动器15对p型井区域192的电位进行控制。

源极线驱动器14对源极线SRC施加电压VSRC。

感测电路13根据应写入的数据而对位线BL的电位进行控制。

此处，在选择字线WLk、WLk+1连接有写入单元及写入禁止单元。写入单元是使阈值电压偏移的存储单元。写入禁止单元是不使阈值电压偏移的存储单元。

感测电路13对连接于写入单元的位线BL施加电压Vss。感测电路13对连接于写入禁止单元的位线BL施加大于0V的电压VHSA。

行解码器12在选择的串单元SU内，对选择的漏极侧选择栅极线SGD-sel施加电压VSGD。

由此，关于写入单元，位线BL经由接通状态的漏极侧选择晶体管ST1而与半导体柱SP导通。

另一方面，关于写入禁止单元，通过位线BL的电位VHSA及漏极侧选择晶体管ST1的栅极电压VHSA而晶体管ST1断开。

行解码器12对非选择的漏极侧选择栅极线SGD-unsel施加电压Vss。

行解码器12对选择的串单元SU的源极侧选择栅极线SGS施加电压Vss。

在时刻T2A，行解码器12对非选择字线WL施加非选择电压(写入通过电压)Vpass。

行解码器12选择由选择地址ADR表示的冷数据区域102内的页。例如，选择地址ADR表示连接于存储单元MCB的字线组中的1个字线的地址。在定序器19接收到模式信号CZ的情况下，定序器19以如下方式对行解码器12进行控制：基于选择地址ADR，选择出选择地址ADR所示的字线WLk及与该字线WLk相邻的字线WLk+1。

由此，如图7所示，在本实施方式中，行解码器12通过定序器19的控制而将与选择地址ADR对应的2个字线WLk、WLk+1活化。

行解码器12对非选择字线otherWLs施加写入通过电压Vpass，同时将写入通过电压Vpass施加至选择字线WLk、WLk+1。此后，在时刻T3A，行解码器12使选择字线WLk、WLk+1的电位自写入通过电压Vpass上升至编程电压Vpgm为止。

由此，关于冷数据区域102的连接于选择字线WLk、WLk+1的存储单元MCB，电子注入至写入单元(存储器晶体管MT)的存储膜79。写入单元的阈值电压向正方向偏移。另一方面，在写入禁止单元中，因漏极侧选择晶体管ST1的断开而存储器晶体管MT的通道升压。因此，抑制对写入禁止单元注入电子。

在本实施方式中，在施加编程电压时，除与选择字线对向的存储膜79的部分以外，通过施加在2个选择字线WLk、WLk+1的编程电压Vpgm的合成电场而也对与夹入在选择字线WLk、WLk+1的层间绝缘膜89对向的存储膜79的部分注入电荷。

在施加编程电压Vpgm后，在时刻T4A，定序器19以结束编程步骤的方式对各电路的动作进行控制。由此，各配线WL、BL、SGD、SGS的电位设定为电压Vss。

定序器19是在编程步骤后，执行验证步骤(编程验证)。通过验证步骤，定序器19判定选择单元MCB的阈值电压是否属在与应存储的数据对应的阈值分布(阈值状态)。

在时刻T5A，感测电路13将某种程度的电压VBL施加至位线BL。

行解码器12向选择栅极线SGS、SGD传输电压VSGD、VSGS，使选择晶体管ST1、ST2接通。

行解码器12对非选择字线otherWLs施加非选择电压(读出通过电压)Vread。

行解码器12对2个选择字线WLk、WLk+1施加验证电压Vvf。

在通过施加验证电压Vvf而选择单元MCB接通的情况下，在连接于接通状态的选择单元的位线BL产生电流，连接于位线BL的节点的电位下降。感测电路13侦测位线BL的电流的产生(节点的电位的下降)。作为其结果，连接于产生电流的位线BL的选择单元MCB被判定为验证失败。

在施加验证电压V_VF时选择单元断开的情况下，不会在连接于断开状态的选择单元的位线BL产生电流而维持连接于位线的节点的电位。感测电路13侦测位线BL的非产生(节点的电位的维持)。作为其结果，连接于未产生电流的位线BL的选择单元MCB被判定为验证通过。

在进行对位线BL的感测动作后，在时刻T6A以后，定序器19将各配线的电位依次设定为电压Vss。

定序器19基于验证结果，判定是否已完成数据的写入(步骤ST102)。

在选择页内存在验证失败的选择单元MCB的情况下，再次执行编程步骤。在验证步骤后的编程步骤中，例如使编程电压Vpgm的电压值变大。

反复执行写入循环直至选择页内的所有存储单元MCB成为验证通过。

通过选择页的存储单元全部成为验证通过而数据的写入完成。

定序器19在数据的写入完成时，将就绪/忙碌信号RBn的信号电平自L电平过渡至H电平。

由此，闪速存储器201(定序器19)向存储器控制器200通知对冷数据区域102的数据的写入完成(步骤ST103)。

存储器控制器200基于来自闪速存储器201的通知，侦测对闪速存储器201的数据的写入完成(步骤ST11)。

如上所述，对闪速存储器201的冷数据区域102的数据的写入结束。

另外，也可以不对写入指令CMD-W附加模式信号CZ而由定序器19基于来自存储器控制器200的选择地址ADR或旗标判别是否为对冷数据区域102进行的数据的写入。

如上所述，本实施方式的存储系统(存储器件)能够对冷数据区域102内的存储单元MCB执行数据的写入。

(b-2)读出动作

参照图8及图9，对本实施方式的存储系统的读出动作进行说明。此处，说明自闪速存储器的冷数据区域读出数据。

如图8的流程图所示，闪速存储器201例如在投入电源时(接收读出指令前的时序)，自冷数据区域102内的冷索引页读出冷信息(步骤ST0)。冷信息保持在寄存器18内。另外，冷信息的读出也可以在执行读出动作(指令的接收)时执行。

主机器件99请求读出某个数据(步骤ST2A)。

在从主机器件99请求读出数据的情况下，存储器控制器200参照管理表(例如，逻辑-物理表)TBL。搜寻从主机器件99请求的数据的存储区域。

由此，存储器控制器200侦测数据存在于闪速存储器201的冷数据区域102内。

如图9的时序图所示，在时刻T0B，存储器控制器200基于管理表TBL的参照结果，将读出指令CMD-R及选择地址(读出地址)ADR发送至闪速存储器201(步骤ST20)。

读出指令CMD-R包含第1读出指令信号(00h)RD1、第2读出指令信号(30h)RD2。

在自主机器件99请求的数据存在于冷数据区域102内的情况下，存储器控制器200为了表示读出动作的对象为冷数据区域102而将模式信号CZ发送至闪速存储器201。

存储器控制器200将模式信号CZ、第1读出指令信号RD1、选择地址ADR及第2读出指令信号RD2依次发送至闪速存储器201。

闪速存储器201接收读出指令CMD-R及地址ADR(步骤ST200)。在时刻T1B，定序器19将就绪/忙碌信号RBn的信号电平设定为L电平，向存储器控制器200通知读出动作开始。

定序器19对读出指令CMD-R进行解读。定序器19通过模式信号CZ及指令信号RD1、RD2而辨识到自存储器控制器200请求的动作为自冷数据区域102读出数据。

定序器19对冷数据区域102执行数据的读出(步骤ST201)。

定序器19基于模式信号CZ(或旗标)，自选择地址ADR转换成2个选择字线WLk、 WLk+1的地址。

定序器19基于冷信息而确定读出电压Vcgr。读出电压Vcgr具有对预设的电压值(初始设定电压V1)相加或相减基于冷信息的某个电压值(修正电压值V2)所得的大小。

电荷泵17通过基于冷信息的定序器19的控制而产生用于读出数据的各种电压。

在时刻T2B，感测电路13对位线BL施加电压VBL。井驱动器15对井区域施加某种程度的电压。

行解码器12对选择的漏极侧选择栅极线SGD-sel施加电压VSGD，对非选择的漏极侧选择栅极线SGD-unsel施加电压Vss。

行解码器12对选择的源极侧选择栅极线SGS施加电压VSGS。行解码器12对非选择字线otherWLs施加读出通过电压Vread。

行解码器12选择与选择地址ADR对应的冷数据区域102内的页。

行解码器12对2个字线WLk、WLk+1施加冷信息所反映的读出电压Vcgr。例如，在对SLC读出数据时，读出电压Vcgr包含某个判定电压值(例如，V1+V2)。

另外，关于自冷数据区域102读出数据，也可以对2个选择字线WLk、WLk+1中的一选择字线WLk施加读出电压Vcgr，对另一选择字线WLk+1施加读出通过电压Vread。在该情况下，也可以无通过定序器19实现的选择地址ADR的转换而通过模式信号CZ选择冷数据区域102，且通过选择地址ADR选择1个字线WLk。

通过施加读出电压Vcgr，连接于选择字线WLk、WLk+1的多个选择单元中的具有判定电压值以下的阈值电压的存储单元MCB接通。另一方面，多个选择单元中的具有大于判定电压值的阈值电压的存储单元MCB断开。

在进行读出动作时，感测电路13与编程验证相同地侦测位线BL有无产生电流(或节点的电位的下降)。

由感测电路13产生的关于位线BL的侦测结果(H电平或L电平的信号)输出至页缓冲器131。页缓冲器131将基于该侦测结果的信号作为从选择页读出的数据而暂时保持。

在时刻T3B以后，选择字线WLk、WLk+1及位线BL等各配线的电位通过定序器19而被设定为电压Vss。

定序器19将页缓冲器131内的数据传输至存储器控制器200(步骤ST202)。

例如，存储器控制器200通过ECC电路260而对来自闪速存储器201的数据执行错误的检查(步骤ST21)。

ECC电路260基于自奇偶校验产生的校正子而判定在来自闪速存储器201的数据中是否有错误(步骤ST22)。

在ECC电路260判定出在数据内不存在错误的情况下，存储器控制器200将数据发送至主机器件99(步骤ST26)。

在ECC电路260判定出在数据内存在错误的情况下，ECC电路260判定是否能够校正该错误(步骤ST23)。

在ECC电路260判定出无法校正错误的情况下，存储器控制器200将指示执行偏移读取处理的指令或控制信号发送至闪速存储器201(步骤ST24)。

定序器19基于来自存储器控制器200的指示而执行偏移读取处理(步骤ST203)。

定序器19基于设定信息及冷信息而确定用于偏移读取处理的读出电压(以下，称为偏移读出电压Vcgrz)。偏移读出电压Vcgrz具有对上次的读出电压的电压值V2相加或相减某个电压值V3所得的大小。

定序器19执行使用偏移读出电压Vcgrz的数据的读出。

另外，偏移读取处理施加至选择字线WLk、WLk+1的电压的电压值与图9的动作不同，偏移读取处理时的其他配线的控制与图9所示的动作实质上相同。

通过偏移读取处理而读出的数据传输至存储器控制器200。存储器控制器200对通过偏移读取处理而读出的数据进行步骤ST21～步骤ST23的处理。

在ECC电路260判定出能够校正数据内的错误的情况下，存储器控制器200通过ECC电路260而校正数据内的错误(步骤ST25)。存储器控制器200将错误得到校正的数据发送至主机器件99(步骤ST26)。

主机器件99接收来自存储器控制器200的数据(步骤ST2B)。

另外，在即便进行复数次偏移读取处理也无法校正数据的错误的情况下，存储器控制器200向主机器件99通知所请求的数据包含无法校正的错误。

通过以上的动作，本实施方式的存储系统的数据的读出结束。

在本实施方式的存储系统中，基于冷数据区域102内的信息而控制对冷数据区域102的读出电压Vcgr的大小。由此，本实施方式的存储系统能够削减偏移读取的次数。作为其结果，本实施方式的存储系统能够缩短数据的读出时间，能够将读出动作效率化。

另外，有无偏移读取处理及偏移读取处理的结果也可以在读出数据后反映至冷信息、闪速存储器的状态、及读出动作的设定条件。由此，用于读出动作及偏移读取处理的各种电压(例如，读出电压)得到调整。

如上所述，本实施方式的存储系统(存储器件1)能够执行自冷数据区域102内的存储单元MCB读出数据。

(b-3)删除动作

参照图10及图11，对本实施方式的存储系统的删除动作进行说明。此处，主要说明对闪速存储器的冷数据区域删除数据。

如图10的流程图所示，主机器件99请求删除数据(步骤ST3)。

存储器控制器200基于管理表TBL而侦测存储有应删除的数据的区域存在于冷数据区域102内。

如图11的时序图所示，在时刻T0C，存储器控制器200向闪速存储器201发送用以执行对冷数据区域102的删除动作的删除指令CMD-E(步骤ST30)。

删除指令CMD-E包含第1及第2删除指令信号ER1、ER2，并且包含表示删除动作的对象为冷数据区域102的模式信号CZ。

存储器控制器200例如按照模式信号CZ、第1删除指令信号(60h)CE1、选择地址ADR及第2删除指令信号(D0h)CE2的顺序向闪速存储器201发送信号。

闪速存储器201接收删除指令CMD-E(步骤ST300)。定序器19在时刻T1C将就绪/忙碌信号RBn的信号电平过渡至L电平，向存储器控制器200通知动作开始。

定序器19对删除指令CMD-E进行解读。定序器19通过模式信号CZ而辨识到删除数据的对象为冷数据区域102。

定序器19以对冷数据区域102执行删除动作的方式，对闪速存储器201内的各电路进行控制(步骤ST301)。

电荷泵17产生用于删除数据的各种电压。

在时刻T2C，行解码器12对冷数据区域102内的选择栅极线(例如，区块内的所有选择栅极线)SGD-sel、SGS施加电压VSG。

行解码器12对冷数据区域102内的选择字线(例如，区块内的所有字线)WL-sel施加电压Vss。

感测电路13对冷数据区域102的删除的对象区域内的所有位线BL-sel施加电压Vss。源极线驱动器14对源极线SRC施加电压Vss。

井驱动器15对井接触点CPWELL施加删除电压Vera。由此，删除电压Vera是经由p型井区域192而施加至半导体柱SP。

因产生在字线WL-sel与半导体柱SP之间的电位差而存储膜79内的电子释放至半导体柱SP或电洞注入至存储膜79内。由此，存储单元MCB的阈值电压向负方向偏移。

在时刻T3C，选择字线WLk、WLk+1等各配线的电位设定为电压Vss。

在施加删除电压Vera后，执行删除验证。

在时刻T4C，感测电路13对位线BL-sel施加电压VBL。行解码器12在冷数据区 域102内，对字线WL-sel施加电压Vss，对选择栅极线SGD-sel、SGS施加电压VSG。井驱动器15对井接触点CPWELL施加验证电压Vevf。

由此，在进行冷数据区域102的删除验证时，根据存储单元MCB的阈值电压而存储单元MCB接通或断开。作为存储单元MCB的接通/断开的结果，在区块内的位线BL-cel中存在产生电流的位线及不产生电流的位线(电位变动的节点及维持电位的节点)。

感测电路13侦测位线BL-sel的电流。在删除验证时，在验证通过的情况下，在位线BL-sel产生电流，在验证失败的情况下，不会在位线BL-sel产生电流。

此后，在时刻T5C以后，选择字线WLk、WLk+1等各配线的电位设定为电压Vss。

定序器19基于删除验证的结果而判定是否已完成数据的删除(步骤ST302)。

在侦测到表示验证失败的位线的情况下，反复执行删除电压的施加及删除验证直至所有位线BL表示验证通过。

在所有位线BL表示验证通过的情况下，对冷数据区域102的数据的删除完成。

例如，闪速存储器201通过H电平的就绪/忙碌信号RBn而向存储器控制器200通知对冷数据区域102的数据的删除完成(步骤ST303)。

由此，存储器控制器200侦测对冷数据区域102的数据的删除完成(步骤ST31)。

如上所述，本实施方式的存储系统的对闪速存储器的冷数据区域的删除动作结束。

另外，也可以对小于区块的单位(存储区域)执行对冷数据区域102(及正常数据区域101)的删除动作。关于闪速存储器的删除动作，在本实施方式中以参照的形式引用“非挥发性半导体存储装置及其制造方法”的2010年3月25日申请的美国专利申请案12/679,991号、“半导体存储器及其制造方法”的2009年3月23日申请的美国专利申请案12/532,030号中所记载的构成。

如上所述，本实施方式的存储系统(及存储器件)能够执行冷数据区域102内的存储单元MCB的数据的删除。

(b-4)数据的内部传输

使用图12至图15，对本实施方式的存储系统的闪速存储器内的数据的内部传输处理进行说明。

也存在如下情况：即便闪速存储器201内的数据为存储在正常数据区域101内的数据，根据使用者的使用状况而也成为冷数据。

本实施方式的存储系统能够将正常数据区域101内的存取频率较低的数据传输(再配置)至冷数据区域102。

本实施方式的存储系统例如计数对正常数据区域101的存取次数。在存储器控制器200中，CPU230计数对各地址的存取次数并将计数结果存储至RAM220内或CPU内的存储区域。

例如，本实施方式的存储系统使用如图12所示的管理表TBL1对正常数据区域101内的页(数据)进行管理。

在图12的管理表(以下，称为存取频率管理表)TBL1，记录正常数据区域101内的地址(例如，页地址)及对该地址的存取次数(例如，数据的读出次数)x0、x1、…、xa、xb、…。

例如，在表TBL1中记录有数据写入至页的日期时间tw0、tw1、…、twa、twb、…、及对页的最终存取日期时间(例如，最近的数据的读出日期时间)tr0、tr0、…、tra、trb…。

存储器控制器200能够基于对正常数据区域101内的页地址的存取次数、自最终存取日期时间至当前的日期时间为止的间隔等而判定存储在该地址的数据是否为冷数据。

例如，存取频率管理表TBL1是在未对存储器件1投入电源的情况下(存储器件断开的情况)，存储在闪速存储器201内。在对存储器件1投入电源时，表TBL1是自闪速存储器201读出至存储器控制器200。表TBL1在电源投入存储器件1的情况下(存储器件接通的情况)，存储在存储器控制器200的工作存储器220内。管理表TBL1也可以从主机器件99提供至存储器控制器200。

如图13的框图所示，存储器控制器200包含数据状态判定部231、地址转换部232及指令产生部233。由此，存储器控制器200使用表TBL1指示闪速存储器201内部的数据传输。

例如，数据状态判定部231、地址转换部232及指令产生部233设置在CPU230内。所述构成231、232、233能够作为电路区块提供，也可以作为固件/软件提供。

数据状态判定部231参照RAM220内的表TBL1而判定正常数据区域101内的数据是否已成为冷状态。

地址转换部232使用管理表(例如，文件配置表)TBL将正常数据区域101的地址转换成冷数据区域102的地址。

指令产生部233基于数据状态判定部231的判定结果，以在闪速存储器的内部执行正常数据区域101与冷数据区域102之间的数据传输的方式产生指令(或控制信号)。

另外，数据状态判定部231能够参照关于冷数据区域102的存取频率管理表而侦测冷数据区域102内的数据的存取频率。此外，地址转换部232能够将冷数据区域102的地址转换成正常数据区域101的地址。

闪速存储器201的内部的正常数据区域101与冷数据区域102之间的数据的传输是 通过如下方式执行。

例如，在闪速存储器201处于不执行从主机器件99请求的动作的状态(例如，待机状态)的期间内，执行正常-冷数据区域101、102间的数据传输。

如图14的流程图所示，存储器控制器200在闪速存储器的待机状态(步骤ST400)时，参照表TBL1(步骤ST40)。

存储器控制器200判定是否在正常数据区域101内存在被视为冷数据的数据(步骤ST41)。

例如，数据状态判定部231参照表TBL1检查对正常数据区域101内的页的存取频率。数据状态判定部231搜寻正常数据区域101内的冷状态的数据。

在存储器控制器200基于表TBL1的参照结果而检测到被视为冷数据的数据的情况下，存储器控制器200对闪速存储器201指示数据的内部传输(步骤ST42)。例如，存储器控制器200是为了指示数据的内部传输，在与闪速存储器201的内部动作同步的时序依次发送对正常数据区域101的读出指令及读出地址、及对冷数据区域102的写入指令及写入地址。

例如，在冷状态的数据存在于正常数据区域101内的情况下，数据状态判定部231向地址转换部232通知冷状态的数据的地址。此外，数据状态判定部231除被视为冷状态的数据地址以外，向地址转换部232通知数据的大小等被视为冷状态的数据的信息。

地址转换部232基于来自数据状态判定部231的各种信息(地址等)及管理表(例如，地址管理表)TBL等而将来自数据状态判定部231的地址转换成冷数据区域102内的数据的传输目的地的地址。由此，产生用于数据的内部传输的写入地址。

例如，地址转换部232在与闪速存储器201的内部动作对应的时序，将正常数据区域101内的数据的读出地址(数据的传输源的地址)ADR-R及冷数据区域102内的数据的写入地址ADR-W依次发送至闪速存储器201。

此外，指令产生部233基于数据状态判定部231的侦测结果，以通过闪速存储器201内的内部处理而从正常数据区域101读出的数据写入至冷数据区域102内的方式发出指令CMD-IT，并发送至闪速存储器201。

另外，执行闪速存储器201内的数据的内部传输的指令也可以通过所述写入指令与读出指令的组合而产生。

闪速存储器201接收指令CMD-IT(步骤ST401)。

如图15的模式图，定序器19通过指令CMD-IT而在闪速存储器201的内部，自正常数据区域101的读出地址ADR-R向页缓冲器131读出数据(冷数据)(步骤ST402)。

定序器19基于图6及图7所示的写入动作而向冷数据区域102内的写入地址ADR-W写入页缓冲器131内的数据(步骤ST403)。

例如，定序器19通过H电平的就绪/忙碌信号RBn而向存储器控制器200通知闪速存储器201内部的数据传输已完成(步骤ST404)。

存储器控制器200接收动作完成的通知(步骤ST43)。

存储器控制器200为了变更数据的保存目的地的地址，在执行内部数据传输前或执行后的时序，修正管理表TBL、TBL1内的信息。

通过以上的动作，本实施方式的存储系统的闪速存储器内的数据的内部传输完成。

另外，根据使用者的使用状况，也可以向正常数据区域101内传输存取频率较高的冷数据区域102内的数据。

如上所述，本实施方式的存储系统能够根据数据的存取频率而在闪速存储器201的内部，在正常数据区域101与冷数据区域102之间传输数据。

因此，本实施方式的存储系统能够防止数据的劣化(可靠性的下降)。

(b-5)对正常数据区域进行的动作

对闪速存储器201的正常数据区域101进行的各动作是通过如下方式执行。

对正常数据区域101写入数据、读出数据及删除数据是对正常数据区域101指示的各指令不包含模式信号CZ的情况与对冷数据区域102进行的各动作不同。

对正常数据区域101写入数据及读出数据是基于选择地址ADR而选择1个字线(例如，字线WLk)。

对正常数据区域101的非选择字线WLk+1、otherWLs、漏极侧及源极侧选择栅极线SGD(SGD-sel、SGD-unsel)、SGS、位线BL、源极线SRC及井接触点CPWELL进行的控制是与对冷数据区域102写入数据及读出数据时的对各种配线进行的控制实质上相同。

另外，对正常数据区域101进行的偏移读取处理是通过基于预先设定的设定信息调整读出电压Vcgr的电压值而执行。

在本实施方式中，对正常数据区域101进行的删除动作与对冷数据区域102进行的删除动作实质上相同。

在对正常数据区域101写入数据及读出数据表示写入及读出(对SLC区域写入/读出数据)2值(1比特)的情况下，对正常数据区域101指示的指令是无模式信号CZ1的附加而包含表示写入2值的信号(SLC模式信号)A2h。

例如，在各模式信号A2h、A3h的两者未被附加至指令的情况下，从存储器控制器 200发送的指令表示以多值模式(MLC模式)对正常数据区域101(例如，MLC区域)进行的动作。

另外，在本实施方式的闪速存储器中，存储器控制器200能够通过发送表示对冷数据区域102进行的MLC模式的动作的指令及信号而对冷数据区域102的存储单元MCB(MLC区域)执行多值数据的写入及读出。

(c)总结

本实施方式的闪速存储器包含第1区域101及第2区域102。

第2区域102的第2存储单元MCB的存储器晶体管的个数大于第1区域101的第1存储单元MCA的存储器晶体管的个数。

因此，第2存储单元MCB的存储膜的有效尺寸(面积)大于第1存储单元MCA的存储膜的有效尺寸(面积)。此外，在第2区域102，与存储单元MCB的多个控制栅极电极71间的层间绝缘膜89对向的存储膜79也作为存储单元MCB的存储膜的一部分而有助于存储单元MCB的数据的保持特性。

由此，在本实施方式的闪速存储器中，第2存储单元MCB能够抑制因存储膜内的电荷的泄漏而存储单元的阈值电压自应存储的数据(应所属的阈值分布)偏移。

因此，本实施方式的存储系统能够提高存储器的可靠性。

(2)应用例

参照图16至图19，对实施方式的存储系统的应用例进行说明。

(2-1)第1应用例

使用图16至图18，对实施方式的存储系统(存储器件)的第1应用例进行说明。

本实施方式的存储系统能够使用于存储卡、USB存储器等存储器件。

例如，如图16所示，作为本实施方式的应用例的存储卡9的存储系统9搭载至智能手机40。

智能手机40具有触控面板402。触控面板402作为智能手机40的显示器件及输入部而发挥功能。

智能手机40包含CPU(应用程序处理器)401。CPU401对智能手机40的动作进行控制。智能手机40包含用以与其他器件实现通信的收发部(通信功能)404。例如，智能手机40包含数码相机409。例如，数码相机409搭载在智能手机40内。智能手机40包含应用程序软件。应用程序软件例如存储至存储卡9内。

此外，本实施方式的存储系统能够使用于SSD(Solid State Drive)。

作为SSD9的存储系统9搭载至PC(Personal Computer，个人计算机)41及服务器43。

PC41包含CPU411、显示器件(显示部)412、键盘(输入部)413、收发部(通信功能)414及SSD9。CPU411、收发部414及SSD9设置在壳体419内。CPU411对PC41整体的动作进行控制。

服务器43包含CPU431、显示器件432、键盘433、收发部434及SSD9。CPU431、收发部434及SSD9设置在壳体439内。CPU411对服务器43整体的动作进行控制。

另外，PC41及服务器43也可以包含除SSD9以外的存储器件(例如，HDD(Hard Disk Drive，硬碟驱动器))。

智能手机40、PC41及服务器43能够通过收发部404、414、434，经由网络49而彼此通信。网络49例如包含基站(接入点)。

＜动作例＞

搭载至智能手机40的本应用例的存储卡9是按照以下方式使用。

如图17的流程图，智能手机40通过使用者的利用而进行如下等处理：例如，利用应用程序软件进行的数据生成、利用数码相机409进行的被摄体的拍摄(静态图像或动态图像的拍摄)、从网络(例如，网页)49的数据下载、电子邮件收发。作为其结果，产生应保存至存储卡9内的数据(步骤ST50)。

例如，智能手机40通过CPU401的控制而向使用者确认以哪种保存模式将所产生的数据(例如，拍摄到的图像数据)存储至存储卡9内(步骤ST51、ST52)。

例如，CPU401在对存储卡9保存数据时(步骤ST51)，将如图18所示的确认图像IMG1显示在触控面板(显示器件)402上。由此，CPU401基于确认图像IMG1的显示而向使用者确认以第1模式(以下，称为正常模式)将数据保存至存储卡9内或是以第2模式(以下，称为长期保存模式)保存至存储卡9内。

正常模式是将数据保存(写入)至存储卡9内的闪速存储器201的正常数据区域101内的模式。

长期保存模式(也称为高保留模式)是将数据保存至存储卡9内的闪速存储器201的冷数据区域102内的模式。

使用者基于所显示的确认图像IMG1，通过操作触控面板402而选择以正常模式保存数据或是以长期保存模式保存。

在步骤ST52中，在由使用者选择长期保存模式的情况下(步骤ST53A)，CPU401向存储卡9(存储器控制器200)请求对闪速存储器201的冷数据区域102写入数据。存储卡9通过图6及图7所示的写入动作而将数据写入至闪速存储器201内的冷数据区域(高保留区域)102内(步骤ST53B)。

在步骤ST52中，在由使用者选择正常模式的情况下，CPU401向存储卡9请求对闪速存储器201的正常数据区域101写入数据。存储卡9基于来自CPU401的请求而将数据写入至正常数据区域101(步骤ST54)。

如上所述，通过智能手机40而获取的数据存储至存储卡9内。

自存储卡9读出数据是通过图8及图9所示的读出动作而执行。

在由使用者管理智能手机40(存储卡9)内的数据时，也可以在触控面板402上显示图18所示的确认图像IMG1。由此，智能手机40能够在对存储卡9保存数据后，向使用者提供图12至图15所示的存储卡9内的数据的内部传输(数据的再配置)的执行。

由此，在管理数据时，正常数据区域101内的被选择的数据通过来自使用者的指示而再配置至冷数据区域102内，或冷数据区域102内的被选择的数据通过来自使用者的指示而再配置至正常数据区域101内。

智能手机40也可以无来自使用者的请求而执行存储卡9内的数据的再配置。

例如，在以正常模式保持在存储卡9内的图像数据在从保存开始至某个时间点为止的期间内、或从使用者进行的上次的存取至某个时间点为止的期间内未由使用者存取的情况下，CPU401也可以无使用者的操作而通过图12至图15所示的处理将未被存取的图像数据的保存区域从正常数据区域101变更为冷数据区域102。

另外，PC41通过SSD9而将与所述存储卡9实质上相同的功能提供给使用者。

本实施方式的应用例的存储卡9能够搭载至移动电话、平板终端、数码相机、PC、打印机等器件。

如上所述，本应用例的存储卡能够将数据存储至高保留特性的闪速存储器201内。

如上所述，本实施方式的存储系统(及存储器件)能够应用至存储卡。

(2-2)应用例2

此处，对本实施方式的存储系统的第2应用例进行说明。

包含图16所示的本应用例的SSD9的服务器43将由使用者上传的图像数据、客户数据(个人信息)、实验原始数据、及统计原始数据等保持至SSD9。此外，服务器43将电子邮件等保持至服务器43内的存储区域内。

服务器43及使用者(智能手机40及PC41)通过如下的例，经由网络49而收发数据。

例如，智能手机40通过使用者利用SNS(Social networking service，社交网络服务)而经由网络49将图像数据及文本数据上传至服务器43。

PC41为了共享数据或为了确保高于PC41的安全，通过使用者的操作而将实验结果的原始数据等上传至服务器43。

例如，服务器43经由网络49向智能手机40及PC41等终端提供问卷调查表而进行市场调查。使用终端40、41的使用者将问卷调查表的回答结果发送至服务器43。由此，服务器43收集客户数据或统计数据等。

由使用者上传的数据、及通过服务器43而收集到的数据保存至服务器43内的SSD9。

例如，CPU431自动地将数据存储至SSD9内的闪速存储器201的冷数据区域102内。

服务器43也可以在保存数据时，通过CPU431的处理而在显示器件432显示确认图像IMG1。由此，管理者(服务器43的使用者)能够基于图17的处理，选择以正常模式将提供在服务器43的数据保存至SSD9内或是以长期保存模式保存至SSD9内。

在选择长期保存模式的情况下，服务器43通过基于图6及图7的写入动作而将数据写入至SSD9内的冷数据区域102。在选择正常模式的情况下，服务器43将数据写入至SSD9内的正常数据区域101。

另外，服务器43也可以基于数据的文件扩展名而自动地判别将服务器所接收到的数据保存至冷数据区域/正常数据区域中的哪一个。

使用者访问例如网页后，从使用者的终端40、41对服务器43请求从SSD9内读出数据。

如上所述，在从某个终端40、41对某个网页有访问的情况下，服务器43通过图8及图9的动作而从SSD9的冷数据区域102读出网页的内容中所包含的图像数据等。服务器43经由网络49而将所读出的数据作为网页提供至使用者的终端40、41。

此外，PC41对服务器43请求读出实验或统计的原始数据。服务器43基于来自PC41的请求，自SSD9的冷数据区域102读出原始数据。服务器43是经由网络49而将所读出的数据提供至PC41。

服务器43能够通过基于图12至图15的动作而执行正常数据区域101与冷数据区域102之间的数据的传输(数据的再配置)。

例如，服务器43能够基于对网页的访问数及网页的最终更新日期时间而将正常数据区域101内的与网页有关联的数据再配置至冷数据区域102内。服务器43能够基于某个使用者对网页的访问数而将冷数据区域102内的网页的数据再配置至正常数据区域101内。

如上所述，本应用例的服务器43能够将数据存储至包含高保留特性的闪速存储器201的SSD9。因此，本应用例的服务器43即便数据长期间未被访问而存储在SSD9内， 也能够将可靠性高的数据(几乎无劣化的数据)提供给使用者(管理者或终端的使用者)。

如上所述，本实施方式的存储系统(及存储器件)能够应用至服务器的存储装置。

(2-3)第3应用例

使用图19，对本实施方式的存储系统的第3应用例进行说明。

本实施方式的存储系统能够应用至信息记录播放器件(记录器)51。

记录器51记录通过电视播放或因特网传送而提供的影像数据。记录器51包含SSD9、CPU511、HDD512、光碟驱动器513及收发部519。

如图19所示，本应用例的记录器51连接于显示器件(例如，液晶显示器件)502。

显示器件502具有收发部529。显示器件502显示与经由天线590而由收发部529接收到的信号(影像信号)对应的影像。例如，影像信号也供给至记录器51。影像信号(影像数据)也可以经由电缆、光纤及无线通信等而从因特网供给至显示器件502及记录器51。

记录器51能够播放SSD9、HDD512及光碟内的数据。显示器件502能够显示通过记录器51而播放的影像数据。

遥控器(操作器件)509发送用以控制显示器件502及记录器51的动作的控制信号。显示器件502及记录器51是通过收发部519、529而接收控制信号。由此，由操作遥控器509的使用者控制显示器件502及记录器51的动作。

记录器51根据来自使用者的请求，例如基于图17的处理而将所接收到的影像数据记录至SSD9内。

记录器51是为了在录影的预约画面或数据的管理画面中向使用者确认以正常模式保存影像数据或是以长期保存模式保存，将图18的确认图像IMG1显示至显示器件502上。

通过来自遥控器509的控制信号而选择正常模式及长期保存模式中的任一个。基于保存模式的选择结果，CPU511将影像数据保存至SSD9的闪速存储器201的正常数据区域101及冷数据区域102中的任一个。

记录器51能够与使用者观看影像同时地保存节目的影像数据。在该情况下，由于使用者正在观看影像，因此存在所记录的影像数据从数据的记录至下次存取(播放)为止的期间变长的可能性。因此，在使用者观看中的影像数据保存至记录器51的情况下，记录器51也可以无使用者的指示而将数据自动地记录至冷数据区域102内。

另外，在如使用图12至图15进行说明的动作般CPU511基于管理表TBL1侦测到对在所保存的影像数据而在从录影完成后的某个期间或从最终观看日期时间(最终存取 日期时间)后的某个期间内无来自使用者的存取的情况下，CPU511也可以无来自使用者的请求而将SSD9内的未被存取的影像数据从正常数据区域101再配置至冷数据区域102。HDD512内的数据也可以通过CPU511或使用者而再配置至冷数据区域102。

另外，本应用例的记录器51及SSD9的功能也可以应用至能够接收电视播放或因特网传送的PC41或移动终端40内的存储系统9。

如上所述，在本应用例中，记录器51能够将数据存储至包含高保留特性的闪速存储器的SSD9内。因此，本应用例的记录器即便数据长期间未被存取而存储在存储器件内，也能够将较高的可靠性的数据提供给使用者。

如上所述，本实施方式的存储系统能够应用至记录器。

(3)其他

使用于本实施方式的存储系统的闪速存储器也可以为多值闪速存储器。

多值闪速存储器的读出动作包含如下的判定电压。

施加至被选择为A电平的读出动作的字线的判定电压是例如为0V～0.55V之间。然而，A电平的判定电压并不限定于该值，也可以为0.1V～0.24V、0.21V～0.31V、0.31V～0.4V、0.4V～0.5V、及0.5V～0.55V中的任一范围。

施加至被选择为B电平的读出动作的字线的判定电压例如为1.5V～2.3V之间。然而，B电平的判定电压并不限定于该值，也可以为1.65V～1.8V、1.8V～1.95V、1.95V～2.1V、及2.1V～2.3V中的任一范围。

施加至被选择为C电平的读出动作的字线的判定电压例如为3.0V～4.0V之间。C电平的判定电压并不限定于此，也可以为3.0V～3.2V、3.2V～3.4V、3.4V～3.5V、3.5V～3.6V、及3.6V～4.0V中的任一范围。

另外，读出动作的期间(tR)例如可为25μs～38μs、38μs～70μs、70μs～80μs中的任一期间。

多值闪速存储器的写入动作包含编程动作及验证动作。

在进行多值闪速存储器的写入动作时，最初施加至在编程动作时选择的字线的电压例如为13.7V～14.3V之间。该电压并不限定于该值，例如也可以为13.7V～14.0V及14.0V～14.6V中的任一范围。

在编程动作为ISPP(incremental step pulse Program，增量步脉冲编程)方式的情况下，上升的电压例如为0.5V左右。

施加至非选择的字线的非选择电压(通过电压)例如为6.0V～7.3V的范围的值。然而，非选择电压并不限定于该值，例如也可以为7.3V～8.4V的范围的值，还可以为6.0 V以下。

也可以根据非选择的字线为第奇数号的字线或是第偶数号的字线而改变施加的通过电压。

写入动作的时间(tProg)例如可为1700μs～1800μs、1800μs～1900μs、及1900μs～2000μs中的任一个期间。

多值闪速存储器的删除动作中，最初施加至形成在半导体衬底的上部上且在上方配置有存储单元的井区域的电压是例如为12V～13.6V的范围的值。该电压并不限定于该值，例如可为13.6V～14.8V、14.8V～19.0V、19.0V～19.8V或者19.8V～21V中的任一范围的值。

删除动作的时间(tErase)例如可为3000μs～4000μs、4000μs～5000μs、及4000μs～9000μs中的任一期间。

对本发明的若干实施方式进行了说明，但所述实施方式是作为示例而提示，并不意图限定发明的范围。所述新颖的实施方式能够通过其他各种形态而实施，在不脱离发明的主旨的范围内能够进行各种省略、置换、变更。所述实施方式及其变化包含在发明的范围或主旨内，并且包含在权利要求所记载的发明及其均等范围内。

[符号的说明]

201 闪速存储器

10 存储单元阵列

101 正常数据区域

102 冷数据区域

MCA 第1存储单元

MCB 第2存储单元