本发明大体上涉及存储器电路，并且更具体地说涉及用于存储器电路的感测放大器电路。
背景技术：
一些存储器电路使用感测放大器电路读取存储器电路的存储器单元的存储状态。一些感测放大器电路包括参考路径和感测路径，该参考路径包括参考单元，该感测路径耦接到在读取操作期间被读取的单元。在一些例子中，将参考路径的电流与感测路径的电流成镜像，并且将参考路径的电流与感测路径的电流进行比较以用于确定被读取的存储器单元的存储状态。
技术实现要素：
根据本发明的第一方面，提供一种感测放大器电路，包括：
第一晶体管和第二晶体管，所述第一晶体管被配置为在存储器读取操作的第一阶段的至少稍后部分期间以及在存储器读取操作的第二阶段的至少初始部分期间用于第一电流路径的电流源，并且所述第二晶体管被配置为在存储器读取操作的第一阶段的至少稍后部分期间以及在存储器读取操作的第二阶段的至少初始部分期间用于第二电流路径的电流源；
第三晶体管，其位于所述第一电流路径中；
第四晶体管，其位于所述第二电流路径中；
电容器，其具有第一电极和第二电极，在存储器读取操作的第一阶段中，所述第一电极耦接到所述第一电流路径的节点并且所述第二电极耦接到所述第二电流路径的节点，其中在存储器读取操作的第二阶段中，所述第一电极耦接到所述第三晶体管的控制端并且所述第二电极耦接到所述第二电流路径的所述节点；
其中在存储器读取操作的第一阶段中，所述第一电流路径经由处于闭合位置的第一开关耦接到第一单元并且所述第二电流路径经由处于闭合位置的第二开关耦接到第二单元，在存储器读取操作的第一阶段中，第三开关和第四开关是断开的，其中在存储器读取操作的第二阶段中，所述第一电流路径经由处于闭合位置的所述第三开关耦接到所述第二单元并且所述第二电流路径经由处于闭合位置的所述第四开关耦接到所述第一单元，在存储器读取操作的第二阶段中，所述第一开关和所述第二开关是断开的。
在一个或多个实施例中，所述第三晶体管和所述第四晶体管各自被表征为n沟道晶体管。
在一个或多个实施例中，所述第一晶体管和所述第二晶体管各自被表征为p沟道晶体管。
在一个或多个实施例中，在存储器读取操作的第一阶段中，所述第一电极耦接到所述第三晶体管的控制端并且所述第二电极耦接到所述第四晶体管的控制端。
在一个或多个实施例中，所述第一电流路径的所述节点位于所述第一晶体管与所述第三晶体管之间并且所述第二电流路径的所述节点位于所述第二晶体管与所述第四晶体管之间。
在一个或多个实施例中，在存储器读取操作的第二阶段中，所述第二电极耦接到所述第四晶体管的所述控制端。
在一个或多个实施例中，在存储器读取操作的第一阶段中，所述第一电极经由处于闭合位置的第五开关耦接到所述第三晶体管的第一电流端，其中在存储器读取操作的第二阶段中，所述第一开关是断开的。
在一个或多个实施例中，在存储器读取操作的第一阶段中并且在存储器读取操作的第二阶段中，所述第二电极耦接到所述控制端和所述第四晶体管的第一电流端。
在一个或多个实施例中，在存储器读取操作的第一阶段中，所述电容器的所述第二电极经由处于闭合位置的第二开关耦接到所述第四晶体管的控制端，其中在所述第二阶段中，所述第二开关是断开的。
在一个或多个实施例中，所述感测放大器电路进一步包括第二电容器，所述第二电容器包括第一电极和第二电极，其中在存储器读取操作的第一阶段中，所述第二电容器的所述第一电极经由处于闭合位置的第六开关耦接到所述第四晶体管的第一电流端并且所述第二电流电极耦接到所述第三晶体管的所述第一电流端，其中在存储器读取操作的第二阶段中所述第六开关是断开的。
在一个或多个实施例中，所述感测放大器电路进一步包括：
第二电容器，其具有耦接到所述第一晶体管的所述控制端和所述第二晶体管的所述控制端的第一电极，其中在存储器读取操作的第二阶段中，所述第二电容器上的电压使所述第一晶体管的控制端发生偏置以控制通过所述第一电流路径的电流的量并且使所述第二晶体管的控制端发生偏置以控制通过所述第二电流路径的电流的量。
在一个或多个实施例中，所述第一单元和所述第二单元中的一个被表征为参考单元并且所述第一单元和所述第二单元中的另一个被表征为在存储器读取操作期间被读取的存储器单元。
在一个或多个实施例中，所述第一单元和所述第二单元被表征为一对互补存储器单元，其中所述第一单元和所述第二单元中的每个单元在互补存储状态处是可编程的以存储在存储器读取操作期间读取的值。
根据本发明的第二方面，提供一种存储器电路，包括根据本文中所公开的任何的感测放大器电路并且其进一步包括：
存储器单元的阵列，所述感测放大器电路可耦接到所述阵列以确定所述阵列的至少一个存储器单元的集合的存储器单元的存储状态。
在一个或多个实施例中，所述存储器单元的阵列被表征为电阻存储器单元的阵列。
根据本发明的第三方面，提供一种读取存储器单元的方法，包括：
执行存储器读取操作的第一阶段，在所述第一阶段中，电容器的第一电极耦接到第一电流路径的第一节点并且所述电容器的第二电极耦接到第二电流路径的第二节点，在所述第一阶段中，所述电容器对所述第一节点与所述第二节点之间的电压差进行采样，所述第一电流路径包括被配置为用于所述第一阶段的至少稍后部分的电流源的第一晶体管，所述第二电流路径包括被配置为用于所述第一阶段的至少稍后部分的电流源的第二晶体管，所述第一电流路径包括第三晶体管，所述第二电流路径包括第四晶体管，所述第一节点位于所述第一晶体管与所述第三晶体管之间的所述第一电流路径中，所述第二节点位于所述第二晶体管与所述第四晶体管之间的所述第二电流路径中，在所述第一阶段中，所述第一电流路径经由处于闭合位置的第一开关耦接到第一单元并且所述第二电流路径经由处于闭合位置的第二开关耦接到第二单元，在所述第一阶段中，第三开关和第四开关是断开的；
执行所述存储器读取操作的第二阶段，在所述第二阶段中，所述第一电极耦接到所述第三晶体管的控制端并且所述第二电极耦接到所述第二节点，所述第一电流路径经由处于闭合位置的所述第三开关耦接到所述第二单元并且所述第二电流路径经由处于闭合位置的所述第四开关耦接到所述第一单元，在所述第二阶段中，所述第一开关和所述第二开关是断开的，所述第一晶体管被配置为用于所述第二阶段的至少初始部分的电流源，所述第二晶体管被配置为用于所述第二阶段的至少初始部分的电流源。
在一个或多个实施例中，在所述第一阶段中，所述第一电极耦接到所述第三晶体管的所述控制端并且所述第二电极耦接到所述第四晶体管的控制端。
在一个或多个实施例中，在所述第一阶段中，所述第二电极经由第五开关耦接到所述第四晶体管的控制端，其中在所述第二阶段中，所述第五开关是断开的。
在一个或多个实施例中，在所述第一阶段中，所述第一电极经由第五开关耦接到所述第一节点，其中在所述第二阶段中，所述第五开关是断开的。
在一个或多个实施例中，在所述第二阶段中，所述第一电极耦接到所述第三晶体管的所述控制端并且所述第二电极耦接到所述第四晶体管的控制端。
在一个或多个实施例中，在所述第一阶段中，第二电容器的第一电极耦接到所述第一电流路径的所述第一节点并且所述第二电容器的第二电极耦接到所述第二电流路径的所述第二节点，在所述第一阶段中，所述第二电容器对所述第一节点与所述第二节点之间的电压差进行采样；
在所述第二阶段中，所述第二电容器的所述第二电极耦接到所述第四晶体管的控制端并且所述第二电容器的所述第一电极耦接到所述第一节点。
在一个或多个实施例中，所述第三晶体管和所述第四晶体管各自被表征为n沟道晶体管并且所述第一晶体管和所述第二晶体管各自被表征为p沟道晶体管。
在一个或多个实施例中，在所述第二阶段中，所述第一晶体管和所述第二晶体管的控制端是通过第二电容器偏置的，其中所述第二电容器是在所述存储器读取操作之后通过偏置电压源极充电的。
本发明的这些和其它方面将根据下文中所描述的实施例显而易见，且参考这些实施例予以阐明。
附图说明
通过参考附图，可以更好地理解本发明，并且使得本领域的技术人员清楚本发明的众多目的、特征和优点。
图1是根据本发明的一个实施例的存储器电路的电路图。
图2是根据本发明的一个实施例的感测放大器电路的电路图。
图3是图2的感测放大器电路的电路图，其示出根据本发明的一个实施例的存储器读取操作的一个阶段。
图4是图2的感测放大器电路的电路图，其示出根据本发明的一个实施例的存储器读取操作的另一阶段。
图5是根据本发明的一个实施例的存储器单元的读取操作的时序图。
图6是根据本发明的另一个实施例的感测放大器电路的电路图。
除非另外指出，否则在不同图式中使用相同参考符号指示相同的物件。图式不一定按比例绘制。
具体实施方式
以下内容阐述用于实施本发明的模式的详细描述。描述旨在说明本发明且不应被视为限制性的。
在一个实施例中，感测放大器电路包括两个电流路径。每个路径包括在存储器读取操作期间被配置为电流源的晶体管和第二晶体管。在存储器读取操作的第一阶段中，第一电流路径耦接到一个单元，并且第二电流路径耦接到第二单元。感测放大器电路包括电容器，该电容器在存储器读取操作的第一阶段中耦接在两个路径的两个对应的节点之间以存储两个节点之间的电压差。在存储器读取操作的第二阶段中，交换单元/电流路径耦接，并且电容器耦接到第二晶体管中的一个晶体管的控制端以控制晶体管的导电性，用于调整输出节点的电压以指示所读取数据的值。电流源用于限制通过电流路径的电流以减少存储器读取操作的电流。存储在第一阶段中的电容器的电压可以用于更加快速地改变输出节点的电压以指示读取的值。并且，存储在第一阶段中的电容器的电压可以用于补偿路径之间的装置匹配。因此，在一些实施例中，感测放大器在较低功率处提供更好的读取容限。
通过一些类型的存储器单元(例如，电阻性存储器单元(例如，mram))，被读取的存储器单元与参考单元之间的电阻容限可以小于1千欧姆。此外，借助于一些实施例，为了避免在存储器读取操作期间干扰存储器单元，电流应当是受限制的，例如，在10-20微安的范围内。在一些实施例中，将此电流转换为电阻性存储器单元和参考单元之间的电压降的差异意味着：感测放大器电路必须区分小于10-20mv的电压差异，这可以在感测放大器电路的一些晶体管的装置失配的范围内。
图1是根据本发明的一个实施例的存储器电路的电路图。存储器电路101包括存储器阵列103。在示出的实施例中，存储器阵列103包括位于行和列中的电阻性存储器单元(例如，109、113、111和115)。在示出的实施例中，存储器阵列103包括两个阵列区段，即区段108和区段121。区段121的存储器单元没有在图1中示出。每个区段包括多个单元，这些多个单元是单独地可访问的，方法是确证特定字线(w0……wn)以及由列解码电路系统117和123选择合适的列(105、107)。字线各自连接到列的单元的存取晶体管(112)，该列在字线被确证时具有导电性。
阵列区段108的单元可以由感测放大器电路119读取，并且阵列区段121的单元(单元并没有具体地示出)可以由感测放大器电路125读取。感测放大器电路119和125各自产生数据位(相应地，d0、dn)，指示在读取操作期间读取的存储器区段的存储器单元的存储状态。通过被提供到控制器110的地址，确定所读取区段的特定单元。控制器110确证合适的字线并且通过列解码电路系统(117、123)选择合适的列以将被读取的单元耦接到感测放大器电路(119、125)。
在一些实施例中，阵列103的存储器单元(109、113、111和115)是电阻性存储器单元。在一个实施例中，单元是mram单元，但是在其它实施例中可以是其它类型的电阻性存储器单元，例如，reram单元、碳纳米管单元、相位变换单元、交叉点或可编程金属化物单元。电阻性存储器单元是可具有不同电阻值的存储器单元，其中每个电阻值指示存储器单元的存储状态。在其它实施例中，阵列103可以包括其它类型的存储器单元。在一个实施例中，存储器单元具有两个存储状态。通过一个存储状态，存储器单元具有较高电阻值，并且通过另一个存储状态，存储器单元具有较低电阻值。在一个实施例中，阵列103的存储器单元是非易失性的，因为在没有通过电源供电的情况下它们保持它们的存储器状态。在其它实施例中，阵列103可以在互补存储器单元中存储数据值。
尽管图1中的存储器电路示出了两个行、两个阵列区段(108、121)、每个阵列区段两个列、以及两个感测放大器电路(119和125)，但是其它存储器电路可以包括不同数量的行、阵列区段、每个阵列电路的列和/或感测放大器电路。并且，在其它实施例中，存储器电路101可以具有其它配置和/或在其它实施例中包括其它电路系统。存储器电路101可以实施于独立集成电路中或可以在集成电路中与其它电路系统(例如，处理器、外围装置，未示出)集成。
图2是存储器电路101的感测放大器电路(例如，感测放大器电路119)的一个实施例的电路图。在一个实施例中，单元203表示在区段108中的存储器单元，该区段108在存储器读取操作期间通过感测放大器电路119读取。在一个实施例中，单元203通过确证合适的字线和列(通过列解码电路系统117)(图2中未示出)耦接到感测放大器电路119。单元203通过存取晶体管(例如，112)(图2中未示出)耦接到电源电压vss(在一些实施例中，系统接地)。
在示出的实施例中，感测放大器电路119还在读数存储器单元的存储状态中使用参考单元。在一个实施例中，单元201将表示参考单元。在一个实施例中，参考单元位于与被读取的存储器单元的阵列区段相同的集成电路的区域内，并且是相同类型的装置。在一个实施例中，参考单元的电阻值与具有较低电阻存储状态的存储器单元的典型电阻值的差值以及与具有较高电阻存储状态的存储器单元的典型电阻值的差值是大致相等的。在其它实施例中，参考单元可以具有较高电阻状态值或较低电阻状态值。在一些实施例中，在较低电阻状态中的存储器单元的典型电阻值可以在1-5千欧姆的范围内，在较高电阻状态中的存储器单元的典型电阻值可以在2-10千欧姆的范围内，并且参考单元的电阻值可以在1.5-7.5千欧姆的范围内，这取决于实施例。然而，其它实施例可以使用其它电阻值。
在一些实施例中，参考单元物理地位于感测放大器电路装置的其余部分，其中阵列103(包括解码器电路系统和存取晶体管)的存储器单元与感测放大器电路119之间的电阻以参考单元的电阻值反映。在一个实施例中，参考单元可以包括多个电阻元件。举例来说，参考单元可以包括并联的两个管脚，每个管脚包括串联的较高电阻单元元件和较低电阻单元元件。在一些实施例中，在不同存储器读取操作期间可以使用不同参考单元，这取决于读取哪个存储器单元。在一个实施例中，其它装置(例如，开关)可以位于感测放大器电路119与参考单元之间。在其它实施例中，单元201可以表示参考单元，并且单元203表示被读取的存储器单元。在其它实施例中，单元201和203是互补的存储器单元。
感测放大器电路119包括电流路径211和电流路径209。电流路径211包括p沟道晶体管207、节点215和n沟道晶体管223，n沟道晶体管223的漏极在节点215处连接到晶体管207的漏极。电流路径209包括p沟道晶体管205、节点217和n沟道晶体管225，n沟道晶体管225的漏极在节点217处连接到晶体管205的漏极。晶体管223的源极连接到开关233和235，这允许路径211耦接到单元201或单元203。晶体管225的源极连接到开关237和239，这允许路径209耦接到单元201或单元203。在图2中未示出的是列解码电路系统、存取晶体管，或用于将单元耦接到感测放大器电路119的其它选择开关。在一个实施例中，开关233、235、237和239位于感测放大器电路119内。然而，在其它实施例中，这些开关中的至少一些可以位于其它电路系统(例如，解码器电路系统117)内。
感测放大器电路119包括电容器227，该电容器227具有连接到晶体管223的栅极和开关219的电极以及连接到晶体管225的栅极和开关221的另一电极。开关219连接到节点215，并且开关221连接到节点217。在存储器读取操作的第一阶段中，电容器227存储节点215与节点217之间的电压差分。在第二阶段中，相对于施加到晶体管225的栅极的电压，电压差分施加到晶体管223的栅极以进一步调整在读取操作的第二阶段中的晶体管223相对于晶体管225的导电性。栅极电压之间的通过存储在电容器227上的电压差分所进行的调整另外用于增大节点215从它在存储器读取操作的阶段1中的值移动到它在存储器读取操作的阶段2中的值的速度，以反映被读取的存储器单元(或单元203或单元201)的存储状态。
感测放大器电路119包括开关229和开关231，这些开关229和开关231在存储器读取操作期间断开并且在存储器读取操作之外闭合以使电容器227放电。当感测放大器电路119并不用于通过路径211和路径209分别减少寄生电流时，闭合的开关229和开关231也将晶体管223和晶体管225的栅极系结到vss。
在示出的实施例中，感测放大器电路119包括电容器213，该电容器213具有耦接到电源电压vdd(例如，1伏)的电极以及连接到晶体管207和晶体管205的栅极的另一电极。晶体管207和晶体管205的栅极耦接到开关241，该开关241耦接到偏置电压源极(例如，低于vdd的600mv)。开关241在读取操作之间闭合以将电容器213和晶体管207与晶体管205的栅极充电到偏置电压。
感测放大器电路119包括具有耦接到输出节点215的输入的输出级243。级243包括与非门249、反相放大器247、电容器245、以及连接到与非门249的输入和反相放大器247的输入的开关251。与非门249包括第二输入以接收指示何时在它的输出处的数据是有效的启用信号。与非门249的输出提供数据信号。尽管在图2中示出输出级243，但是其它实施例可以包括其它类型的输出级。
在一个实施例中，电容器213通过p沟道晶体管实施，该p沟道晶体管的源极、漏极和主体连接到vdd并且其栅极连接到开关241。电容器227通过金属对金属“边缘”电容器或fmom实施。然而，在其它实施例中，这些电容器可以通过其它类型的电容器实施。
在一个实施例中，在图2中示出的开关(例如，219、221、229、233)是通过晶体管(例如，n沟道晶体管)实施的。在其它实施例中，开关可以通过其它类型的开关装置(例如，传递栅极、p沟道晶体管、其它类型的晶体管)实施。
感测放大器电路119在两个阶段存储器读取操作中从存储器单元中读取数据。在图2中，开关被标识为其中它们是闭合的存储器读取操作的阶段。举例来说，开关251、219、233和239被标识为“ph1”，指示它们在存储器读取操作的阶段1期间是闭合的且在存储器读取操作的阶段2期间是断开的。开关235和237被标识为“ph2”，指示它们在存储器读取操作的阶段2期间是闭合的且在存储器读取操作的阶段1期间是断开的。开关221被标识为“ph1ph2”，指示它在存储器读取操作的阶段1和阶段2两者期间都是闭合的。开关241、229和231被标识为“*ph1*ph2”，指示开关在阶段1和阶段2期间是断开的且在阶段1和阶段2之外是闭合的。在一个实施例中，阶段1被表征为预充电阶段，并且阶段2被表征为存储器读取操作的感测阶段。
图3示出了在存储器读取操作的阶段1期间的感测放大器电路119的电路图。在阶段1期间，开关251、219、221、233和239是闭合的，并且图3中示出的其它开关是断开的。
在阶段1期间，晶体管207和晶体管205通过存储在电容器213上的采样电压(这与偏置电压大致相同)偏置以提供通过路径211和路径209的恒定电流。晶体管223和晶体管225处在开关219和开关221闭合的二极管配置中，其中晶体管223和晶体管225之间的vds电压降是二极管电压降。开关233是闭合的以将单元201耦接到路径211，并且开关239是闭合的以将单元203耦接到路径209。
作为阶段1的结果，在节点215处的电压等于通过晶体管207产生的电流乘以单元201的电阻加上晶体管223的二极管电压降。并且，在节点217处的电压等于通过晶体管205产生的电流乘以单元203的电阻加上晶体管225的二极管电压降。如果单元201具有比单元203高的电阻，那么在节点215处的电压将高于在节点217处的电压。如果单元201具有比单元203低的电阻，那么在节点215处的电压将低于在节点217处的电压。在此期间，通过电容器227对节点215与节点217之间的电压差进行采样。
在阶段1期间，开关251是闭合的，这将反相放大器247的输出系结到它的输入。将电容器245的一个电极充电到节点215的电压，并且将电容器245的另一个电极充电到反相放大器247的跳变点。
图4示出了在存储器读取操作的阶段2期间的感测放大器电路119的电路图。在阶段2期间，开关221、235和237是闭合的，并且图4中示出的其它开关是断开的。
在阶段2期间在开关241断开的状态下，通过存储在电容器213上的采样电压继续对晶体管207和晶体管205的栅极进行偏置以维持在阶段1期间由电流源晶体管207和电流源晶体管205所提供的相同的电流。在一些实施例中，将晶体管205和晶体管207的栅极与偏置电压源隔离以及用电容器213偏置栅极使在电流路径211和电流路径209上的反冲噪音的影响最小化，这是因为存储器电路101的其它感测放大器电路，该存储器电路101的电流源晶体管(例如，207和205)也通过偏置电压源偏置。在一些实施例中，如果在读取操作之间(在此期间，开关241是闭合)并不存在足够的时间将电容器213充电到偏置电压，那么在阶段1期间开关241可能是闭合的。
在阶段2期间，开关235是闭合的以将单元203耦接到路径211，并且开关237是闭合的以将单元201耦接到路径209。通过开关221在阶段2期间保持闭合，晶体管225保持在二极管配置中。在节点217处的电压等于穿过晶体管205的电流乘以单元201的电阻加上晶体管225的二极管电压降。如果单元201的电阻高于单元203的电阻，那么在节点217处的电压在阶段2中将高于在阶段1中。如果单元201的电阻低于单元203的电阻，那么节点217的电压将低于在阶段1中的电压。
在阶段2期间的节点215的电压移动受晶体管223的导电性以及在单元201与单元203之间的ir降的差异的影响。
在阶段2期间，开关219断开，并且晶体管223不再处在二极管配置中。因此，它的导电性不再主要受节点215的电压的控制。因此，晶体管223的导电性受节点217的电压加上存储在电容器227上的电压的控制。由于在阶段2中开关219的断开，所以电容器227充当浮动电池，其具有在阶段1中采样的电压。
如果在阶段1期间节点215的电压(v215)高于节点217的电压(v217)(由于单元201的电阻高于单元203的电阻)，那么在阶段2期间存储在电容器227上的电压差分(由于v215>v217被称作“添加”电压)被添加到节点217的电压以控制晶体管223的导电性。由于节点217的电压在阶段2中上升(由于单元201的电阻高于单元203的电阻)并且由于添加电容器227上的电压，所以n沟道晶体管223的导电性增大到较高水平并且与晶体管223的栅极耦接到节点215相比以较快速率增大。导电性的增大用以减小晶体管223的电阻并且增加晶体管223的电流储集能力，这使得节点215的电压降低。此外，由于单元203的电阻小于单元201的电阻，路径211的单元电压降减少(与阶段1相比)，由此通过减少的源极电压有助于晶体管223的更多的导电性并且有助于节点215的电压的降低。
如果在阶段1期间节点215的电压(v215)小于节点217的电压(v217)(由于单元201的电阻低于单元203的电阻)，那么在阶段2期间存储在电容器227上的电压差分(由于v215<v217被称作“减去”电压)被从节点217的电压中减去以控制晶体管223的导电性。由于节点217的电压在阶段2中下降(由于单元203的电阻高于单元201的电阻)并且由于减去电容器227上的电压，所以n沟道晶体管223的导电性降低到较低水平并且与晶体管223的栅极耦接到节点215相比以较快速率降低。导电性的减小用以增大晶体管223的电阻并且降低晶体管223的电流储集能力，这使得节点215的电压升高。此外，由于单元201的电阻小于单元203的电阻，路径211的单元电压降增大(与阶段1相比)以降低晶体管223的导电性，这是由于看到较高源极电压，由此有助于节点215的电压的增大。
图5是在两个存储器读取操作(501和503)期间感测放大器电路119的时序图。对于存储器读取操作501，单元201的电阻大于单元203的电阻。对于存储器读取操作503，单元201的电阻小于单元203的电阻。在单元201是参考单元的一个实施例中，存储器读取操作501示出了其中单元203是具有较低电阻存储状态的区段108的存储器单元的读取操作，并且存储器读取操作503示出了其中单元203是具有较高电阻存储状态的区段108的存储器单元的读取操作。
在图5中，阶段1信号在存储器读取操作的阶段1期间在高值处，并且阶段2信号在存储器读取操作的阶段2期间在高值处。
图5还示出了节点215和节点217的电压。在存储器读取操作501的阶段1期间，在节点215和节点217处的电压稳定在由单元201和单元203的电阻值所确定的常数值处。由于单元201具有更高的电阻值，所以节点215的电压将高于节点217的电压(标记为电压vrl)，例如，高10-20mv。这一在电压的差异存储在电容器227上作为添加电压。
在存储器读取操作501的阶段2中，节点217的电压增加，这是因为单元201具有比单元203高的电阻。在节点215上的电压由于节点217的较高电压以及施加到晶体管223的栅极的电容器227的添加电压而下降，该晶体管223不再处在二极管配置中，这是因为开关219的断开以及在晶体管223上的较小的源极电压。因此，节点215的电压下降到相对较低的值以指示单元203具有较低电阻存储状态。一旦节点215在阶段2期间下降到阈值以下(例如，相对于在阶段1期间节点215的电压)，则在节点215处的存储状态的指示就被视为有效。在一个实施例中，阶段2的数据有效部分在开始阶段2之后出现在2-10纳秒的范围内的规定时间周期处。然而，阶段2的开始与数据有效部分的开始之间的时间差在不同实施例中可以不同。在数据有效周期期间，启用信号得到确证并且数据值通过输出级243传递。
在存储器读取操作503的阶段1期间，由于在示出的实施例中单元201是参考单元，所以在节点215处的电压与在存储器读取操作501的阶段1期间节点215的电压相同。然而，由于单元203表示在存储器读取操作503中具有较高电阻状态的单元，所以与在存储器读取操作501的阶段1期间节点217的电压电平vrl相比，节点217的电压在较高的电压电平vrh处。在一个实施例中，vrl与vrh之间的差异在2-30mv的范围内，但是在其它实施例中可能为另一差异电压。由于vrh高于节点215的电压，所以在晶体管223的栅极处的电压被电容器227减去。
在存储器读取操作503的阶段2中，节点217的电压减小，这是因为单元201具有比单元203低的电阻。在节点215上的电压由于节点217的较低电压以及被施加到晶体管223的栅极的电容器227的减去电压而增加，该晶体管223不再处在二极管配置中，这是因为开关的219的断开。因此，节点215的电压升高到相对较高值(与在阶段1中它的电压相比)以指示单元203具有较高电阻存储状态。一旦节点215在阶段2期间升高到阈值以上，则在节点215处的存储状态的指示就被视为有效。
如图5所示，由于晶体管223在阶段2中不再是二极管连接的，所以指示单元203在较低电阻状态处(如在操作501中)的节点215的较低电压值与指示单元203在较高电阻状态处的节点215的较高电压值之间的电压摆幅远大于节点217的电压vrl与hrl之间的差异。在一个实施例中，节点215的在最终阶段2中的差异是在电压vrl与vrh之间的差异的10到20倍的范围内。
返回参考图2，在存储器读取操作之间，开关229和开关231是闭合的并且开关219和开关221是断开的以使电容器227放电。在一些实施例中，开关221可被放置成在断开时也隔离晶体管225的栅极(以及节点217)与电容器227。开关241在存储器读取操作之间也是闭合的以对电容器213充电。
由于在阶段1期间反相放大器247的输入经由开关251耦接到反相放大器247的输出，所以当在阶段2期间开关251断开时，在节点215的电压的较小改变通过反相放大器247放大并且反映为在与非门249的输出处的读取数据。
图6是根据本发明的另一个实施例的感测放大器电路119的电路图。感测放大器电路119包括两个电流路径605和607。电流路径605包括在存储器读取操作期间配置电流源的p沟道晶体管601和n沟道晶体管613。路径607包括在存储器读取操作期间配置电流源的p沟道晶体管603和n沟道晶体管615。在示出的实施例中，在阶段1和阶段2两者期间，p沟道晶体管601和p沟道晶体管603通过偏置电压偏置以用于设置通过路径的电流的量，但是在其它实施例中可以包括类似于电容器213的采样电容器。
图6的感测放大器电路119与图2的感测放大器电路119的类似之处在于它执行双阶段存储器读取操作。具有“ph1”标识的图6中所示的开关在阶段1期间闭合并且在阶段2期间断开。具有“ph2”标识的开关在阶段2期间闭合并且在阶段1期间断开。图6的感测放大器电路还包括输出级635，该输出级635在一个实施例中类似于输出级243。
开关621在阶段1期间将路径605耦接到单元631，并且开关627在阶段2期间将路径605耦接到单元633。开关623在阶段1期间将路径607耦接到单元633，并且开关625在阶段2期间将路径607耦接到单元631。单元631类似于单元201，并且单元633类似于单元203。
图6的感测放大器电路119不同于图2的感测放大器电路119，不同之处在于它包括在存储器读取操作的阶段1期间存储节点609与节点611之间的电压差的两个电容器622和624。而图2的感测放大器电路119仅包括用于存储节点215与节点217之间的电压差的一个电容器227。在阶段1期间，开关617和619闭合使得电容器622和电容器624中的每一个包括耦接到节点609的一个电极和耦接到节点611的另一个电极。同样在阶段1期间，开关617和619闭合使得晶体管613和晶体管615处在二极管配置中。
在阶段2期间，开关617和开关619断开使得晶体管613和晶体管615两者不再处在二极管配置中(与在阶段2期间晶体管225保持在二极管配置中相反)。由于开关的617的断开，所以晶体管613的栅极的电压受节点611的电压以及电容器624的电压的控制。由于开关619的断开，所以晶体管615的栅极的电压受节点609的电压以及电容器622的电压的控制。
在阶段1中通过开关619耦接到节点611的电容器622的电极用于在阶段2期间调整晶体管615的栅极的电压。在阶段1中通过开关617耦接到节点609的电容器624的电极用于在阶段2期间调整晶体管613的栅极的电压。由于电容器622和电容器624各自的不同节点侧电极被施加到晶体管613的栅极和晶体管615的栅极，所以在存储器读取操作期间由电容器622和电容器624中的一个电容器所存储的电压将加上一个值并且另一个电压将减去相同的值。举例来说，如果节点609在阶段1期间比节点611高100mv，那么在阶段2期间，电容器622将在晶体管615的栅极处将节点609的电压减少100mv并且电容器624将在晶体管613的栅极处将节点611的电压增大100mv。哪个电容器提供减去的电压以及哪个电容器提供添加的电压将取决于单元631或单元633中的哪一个在存储器读取操作期间具有较高的电阻值。
由于在图6的实施例中晶体管615在阶段2期间不是二极管连接的(不同于在图2的实施例中的晶体管225)，所以在存储器读取操作的阶段2期间节点611的电压改变与节点217相比更宽的容限。参考图5，假设节点609对应于节点215并且节点611对应于节点217。不同于针对节点217所示的在存储器读取操作501的阶段2中的略微升高，节点611的电压将升高到高的多的值。举例来说，电压将升高到在存储器读取操作503的阶段2的数据有效部分期间对于节点215所示的电压。在存储器操作503的阶段2中，节点611的电压将下降到比图5中对于节点217所示的值更低的电压值。举例来说，电压将下降到在存储器读取操作501的阶段2的数据有效部分期间对于节点215所示的电压。在一个实施例中，节点609或节点611可以用作到输出级的输出节点，其中在节点609和节点611中的每一个处所提供的电压值是互补的。
在图6的实施例中未示出用于在存储器读取操作之间对电容器622和电容器624放电的开关(例如，类似于图2的开关229和开关231)。在一个实施例中，隔离开关(未示出)将位于晶体管601与节点609之间以及晶体管603与节点611之间的路径605中。电路包括将节点609耦接到接地的开关以及将节点611耦接到接地的开关以用于使电容器放电。
在一个实施例中，图2的感测放大器电路是较简单的，因为它包括的电容器少了一个且包括的隔离开关至少少了两个。因此，可能有利地存在与图6的实施例的节点609和节点611相比，在节点215和节点217上的较少的电容负载。然而，在图6的感测放大器电路的一些实施例中，可能存在输出节点609与输出节点611之间的更多的动态摆幅，这是因为与图2的感测放大器电路的节点215与节点217之间相比的再生反馈。
使用电容器在存储器读取操作的一个阶段中存储在两个电流路径之间的电压的差异，随后在存储器读取操作的第二阶段中使用电容器控制输出电压不仅加速了存储器读取操作，而且还使得感测放大器电路可考虑两个路径的装置之间的失配。
在一些实施例中，将n沟道晶体管用于晶体管223和晶体管225以及用于晶体管613和晶体管615可以有利地提供具有较高电压增益的感测放大器电路，这是因为对于固定的区域来说，与p沟道晶体管相比，n沟道晶体管移动性较高。然而，在其它实施例中，可以切换晶体管的导电性。
在电流路径中提供具有电流源的感测放大器电路用以减少通过路径的电流，以减少在存储器读取操作期间在存储器单元中的读取干扰，尤其是在电阻存储器单元中的读取干扰。在一些实施例中，当晶体管提供与跨越其电流端的电压无关的相对相同的电流时，晶体管被配置为电流源，例如，当金属氧化物半导体场效应晶体管饱和时。在一些实施例中，在存储器读取操作的阶段1的初始部分期间或在存储器读取操作的阶段2的稍后部分期间，晶体管205和晶体管207以及晶体管601和晶体管603可能不饱和，例如，在数据有效部分期间。
在其它实施例中，感测放大器电路119可用于读取互补存储器单元，其中互补存储器单元是在互补存储状态下编程的以存储数据值。举例来说，通过电阻互补存储器单元，一对互补存储器单元的第一互补存储器单元将被编程为具有较高电阻状态，并且该对互补存储器单元的第二互补单元将被编程为具有较低电阻状态以便存储特定数据值(例如“1”或“0”)。为了存储相反的数据值，第一互补存储器单元将被编程为具有较低电阻状态，并且第二互补存储器单元将被编程为具有较高电阻状态。在图式的实施例中，单元201和单元203以及单元631和单元633将是互补存储器单元，每个单元由相反的电阻状态编程以存储数据值。
虽然示出的感测放大器电路是通过金属氧化物半导体场效应晶体实施，但是在其它实施例中感测放大器电路可以通过其它装置实施，例如，双极晶体管。此外，除阶段1和阶段2之外，存储器读取操作的一些实施例可以包括额外阶段。并且，本文中相对于一个实施例所描述的特征可以在本文中所描述的其它实施例中实施。
在一个实施例中，感测放大器电路包括第一晶体管和第二晶体管。第一晶体管被配置为在存储器读取操作的第一阶段的至少稍后部分期间以及在存储器读取操作的第二阶段的至少初始部分期间用于第一电流路径的电流源。第二晶体管被配置为在存储器读取操作的第一阶段的至少稍后部分期间以及在存储器读取操作的第二阶段的至少初始部分期间用于第二电流路径的电流源。感测放大器电路包括位于第一电流路径中的第三晶体管、位于第二电流路径中的第四晶体管，以及具有第一电极和第二电极的电容器。在存储器读取操作的第一阶段中，第一电极耦接到第一电流路径的节点并且第二电极耦接到第二电流路径的节点。在存储器读取操作的第二阶段中，第一电极耦接到第三晶体管的控制端并且第二电极耦接到第二电流路径的节点。在存储器读取操作的第一阶段中，第一电流路径经由处于闭合位置的第一开关耦接到第一单元，并且第二电流路径经由处于闭合位置的第二开关耦接到第二单元。在存储器读取操作的第一阶段中，第三开关和第四开关是断开的。在存储器读取操作的第二阶段中，第一电流路径经由处于闭合位置的第三开关耦接到第二单元并且第二电流路径经由处于闭合位置的第四开关耦接到第一单元。在存储器读取操作的第二阶段中，第一开关和第二开关是断开的。
在另一实施例中，读取存储器单元的方法包括执行存储器读取操作的第一阶段。在第一阶段中，电容器的第一电极耦接到第一电流路径的第一节点并且电容器的第二电极耦接到第二电流路径的第二节点。在第一阶段中，电容器对第一节点与第二节点之间的电压差进行采样。第一电流路径包括被配置为用于第一阶段的至少稍后部分的电流源的第一晶体管。第二电流路径包括被配置为用于第一阶段的至少稍后部分的电流源的第二晶体管。第一电流路径包括第三晶体管，并且第二电流路径包括第四晶体管。第一节点位于第一晶体管与第三晶体管之间的第一电流路径中，并且第二节点位于第二晶体管与第四晶体管之间的第二电流路径中。在第一阶段中，第一电流路径经由处于闭合位置的第一开关耦接到第一单元并且第二电流路径经由处于闭合位置的第二开关耦接到第二单元。在第一阶段中，第三开关和第四开关是断开的。该方法进一步包括执行存储器读取操作的第二阶段。在第二阶段中，第一电极耦接到第三晶体管的控制端并且第二电极耦接到第二节点。第一电流路径经由处于闭合位置的第三开关耦接到第二单元并且第二电流路径经由处于闭合位置的第四开关耦接到第一单元。在第二阶段中，第一开关和第二开关是断开的。第一晶体管被配置为用于第二阶段的至少初始部分的电流源，并且第二晶体管被配置为用于第二阶段的至少初始部分的电流源。
尽管已经示出和描述本发明的具体实施例，但本领域的技术人员将认识到，基于本文中的教示，可在不脱离本发明和其更广泛方面的情况下做出进一步改变和修改，并且因此，所附权利要求书意图将所有此类改变和修改涵盖在其范围内，就如同涵盖在本发明的真实精神和范围内一般。