本申请要求于2017年1月31日向韩国知识产权局提交的申请号为10-2017-0013627的韩国申请的优选权，其全部内容通过引用并入本文，如同充分阐述。
各个实施例可总体涉及一种半导体技术，且更特别地，涉及一种存储器设备、存储器模块以及使用该存储器模块的系统。
背景技术：
电子装置包括许多电子元件。计算机系统包括许多电子元件，电子元件包括半导体设备。作为代表性电子装置的计算机系统包括用作主机的处理器和用作数据存储装置的存储器。特别地，多个存储器可形成在模块中，可安装在存储器系统中，并且可用作临时存储装置。代表性模块是双列直插式存储器模块(dimm)。通常，dimm包括多个dram，并且通过多个dram与处理器进行数据通信。由于dimm包括多个存储器装置，因此其可能花费大量时间来测试dimm。
技术实现要素：
在实施例中，可提供一种存储器装置。存储器装置可包括：测试数据输出电路，其被配置成通过比较从低位数据存储区域输出的低位数据与从高位数据存储区域输出的高位数据来生成判定信号，并且可基于测试控制信号输出低位数据和判定信号。存储器装置可包括：数据发送器，其被配置成通过根据判定信号反转(invert)或不反转低位数据来输出低位数据。存储器装置可包括：测试控制电路，其被配置成根据测试读取信号和地址信号生成测试控制信号。
在实施例中，可提供一种系统。该系统可包括存储器模块，该存储器模块包括多个存储器装置。该系统可包括被配置成通过与存储器模块通信来控制存储器模块的主机。多个存储器装置中的每一个可包括：测试数据输出电路，其被配置成通过比较从低位数据存储区域输出的低位数据与从高位数据存储区域输出的高位数据来生成判定信号，并且基于测试控制信号输出低位数据和判定信号。多个存储器装置中的每一个可包括：数据发送器，其被配置成通过根据判定信号反转或不反转低位数据来输出低位数据。多个存储器装置中的每一个可包括：测试控制电路，其被配置成根据测试读取信号和地址信号生成测试控制信号。
在实施例中，可提供一种存储器装置的测试方法。该方法可包括通过比较通过提供测试地址从低位数据存储区域输出的低位数据与从高位数据存储区域输出的高位数据来生成判定信号，并存储低位数据。该方法可包括当低位数据与高位数据不同时反转低位数据；再次提供测试地址，并输出存储的低位数据。该方法可包括基于低位数据是否为失效数据确定是低位数据存储区域中发生失效还是高位数据存储区域中发生失效。
附图说明
图1是说明根据实施例的系统的示例的表示的简图。
图2是说明根据实施例的存储器装置的示例的表示的简图。
图3a和图3b是说明根据实施例的存储器装置和系统的操作的示例的表示的流程图。
图4是说明根据实施例的系统的示例的表示的简图。
图5是说明根据实施例的系统的示例的表示的简图。
具体实施方式
在下文中，将参照附图并通过实施例的示例来描述根据各种实施例的半导体设备。
图1是说明根据实施例的系统1的示例的表示的简图。参照图1，系统1可包括存储器模块110和主机120。主机120和存储器模块110可彼此进行数据通信。主机120可控制存储器模块110执行数据输入和输出(输入/输出)操作。主机120可以是用于控制存储器模块110的主装置，并且可包括中央处理单元(cpu)、图形处理单元(gpu)、多媒体处理器(mmp)和数字信号处理器中的一个或多个。主机120可通过结合诸如应用处理器(ap)的具有各种功能的处理器芯片以片上系统(soc)的形式来实施。主机120可以是用于测试存储器模块110的测试装置。主机120可通过向存储器模块110提供各种控制信号来控制存储器模块110。例如，主机120可向存储器模块110提供命令信号cmd、地址信号add、时钟信号clk和数据dq。将数据dq从主机120传输至存储器模块110的操作可被定义为写入操作，并且将数据dq从存储器模块110传输至主机120的操作可被定义为读取操作。在写入操作期间，主机120可向存储器模块110提供命令信号cmd、地址信号add和数据dq。在读取操作期间，主机120可向存储器模块110提供命令信号cmd和地址信号add，并且可接收从存储器模块110提供的数据dq。
存储器模块110可包括模块衬底111和多个存储器装置112。多个存储器装置112可被安装在模块衬底111上。多个存储器装置112可包括易失性存储器和非易失性存储器中的一个或多个。易失性存储器可包括静态ram(sram)、动态ram(dram)和同步dram(sdram)。非易失性存储器可包括只读存储器(rom)、可编程rom(prom)、电擦除可编程rom(eeprom)、电可编程rom(eprom)、闪速存储器、相变ram(pram)、磁性ram(mram)、电阻式ram(rram)、铁电ram(fram)等。存储器模块110可在写入操作期间接收从主机120提供的命令信号cmd和地址信号add并存储从主机120提供的数据dq，并且可在读取操作期间向主机120提供存储的数据dq。例如，存储器模块110可以包括下列的模块中的一个实施：无缓冲双列直插式存储器模块(udimm)、双列直插式存储器模块(dimm)、寄存双列直插式存储器模块(rdimm)、负载降低双列直插式存储器模块(lrdimm)、小型双列直插式存储器模块(sodimm)以及非易失性双列直插式存储器模块(nvdimm)。存储器模块110可以是能够对存储器控制器或主机执行基本类似操作的包括高级存储器缓冲器的一种存储器模块。
主机120可对存储器模块110执行测试。存储器模块110中的多个存储器装置112中的每一个可包括用于存储数据的数据存储区域。主机120可将多个存储器装置112中的每一个中的数据存储区域逻辑地划分成两个数据存储区域。主机120可将数据存储区域逻辑地划分成低位数据存储区域lr和高位数据存储区域ur。低位数据存储区域lr可具有与高位数据存储区域ur基本相同的存储容量。低位数据存储区域lr和高位数据存储区域ur各自的存储容量可以是多个存储器装置112中的每一个中的单个数据存储区域的存储容量的一半。主机120可仅访问低位数据存储区域lr和高位数据存储区域ur中的一个，并且存储器模块110可包括用于根据主机120对存储器模块110的访问来测试低位数据存储区域lr和高位数据存储区域ur两者的配置。因此，用于测试存储器模块110的时间可被缩短。
图2是说明根据实施例的存储器装置200的示例的表示的简图。存储器装置200可以是参照图1描述的多个存储器装置112中的每一个。参照图2，存储器装置200可包括低位数据存储区域201和高位数据存储区域202。低位数据存储区域201和高位数据存储区域202可从单个数据存储区域被逻辑地划分。例如，低位数据存储区域201和高位数据存储区域202可通过地址信号add来识别。例如，从主机120向存储器模块110提供的地址信号add可包括“n”个位。地址信号add的最高有效位可以用作区分低位数据存储区域201和高位数据存储区域202的信息。例如，当地址信号add的最高有效位具有值“0”时，剩余位可以用于选择低位数据存储区域201的存储器单元，并且当地址信号add的最高有效位具有值“1”时，剩余位可用于选择高位数据存储区域202的存储器单元。当地址信号add的最高有效位是什么都无关紧要时或当地址信号add的最高有效位是“无所谓”时，地址信号add的剩余位可用于同时选择低位数据存储区域201和高位数据存储区域202两者的存储器单元。下文中，当最高有效位无关紧要或不区分低位数据存储区域201和高位数据存储区域202时，测试地址信号可以是地址信号add。
存储器装置200可包括测试控制电路210、测试数据输出电路220和数据发送器231。测试控制电路210可基于测试读取信号trd和测试地址信号生成测试控制信号rpt。测试控制电路210可接收地址信号add，并且可判定地址信号add是测试地址信号还是正常地址信号。例如，测试控制电路210可将其最高有效位被忽略的地址信号add确定为测试地址信号，并且可将除测试地址信号之外的地址信号add确定为正常地址信号。当测试读取信号trd被提供时，测试控制电路210可存储接收的测试地址信号。之后，测试控制电路210可比较存储的测试地址信号与从主机120提供的地址信号add。当从主机120提供的地址信号add被确定为测试地址信号时，测试控制电路210可启用测试控制信号rpt。也就是说，当测试地址信号被再次提供时，测试控制电路210可启用测试控制信号rpt。
测试数据输出电路220可被电联接至低位数据存储区域201和高位数据存储区域202。测试数据输出电路220可接收从低位数据存储区域201提供的低位数据ldo和从高位数据存储区域202提供的高位数据udo。测试数据输出电路220可通过比较低位数据ldo与高位数据udo来生成判定信号pf。判定信号pf可包括表示低位数据存储区域201和高位数据存储区域202中发生失效的信息。例如，假设低位数据存储区域201和高位数据存储区域202存储相同的数据。当低位数据ldo与高位数据udo相同时，测试数据输出电路220可生成低电平的判定信号pf。当低位数据ldo与高位数据udo不同时，测试数据输出电路220可生成高电平的判定信号pf。因此，当判定信号pf具有低电平时，确定低位数据存储区域201或高位数据存储区域202中未发生失效。此外，当判定信号pf具有高电平时，确定低位数据存储区域201或高位数据存储区域202中的一个中发生失效。测试数据输出电路220可输出判定信号pf以及低位数据ldo和高位数据udo中的一个。例如，测试数据输出电路220可输出判定信号pf和低位数据ldo。测试数据输出电路220可接收测试读取信号trd和测试控制信号rpt。测试数据输出电路220可响应于测试读取信号trd比较低位数据ldo与高位数据udo。此外，测试数据输出电路220可响应于测试读取信号trd存储低位数据ldo。测试数据输出电路220可响应于测试控制信号rpt输出低位数据ldo和判定信号pf。例如，当测试控制信号rpt被停用时，测试数据输出电路220可输出低位数据ldo和判定信号pf。例如，当测试控制信号rpt被启用时，测试数据输出电路220可输出所存储的低位数据ldo。此外，信号的电平可与所描述的不同或相反。例如，可选地，描述为具有“高”电平的信号可具有“低”电平，并且可选地，描述为具有“低”电平的信号可具有“高”电平。
测试数据输出电路220可包括数据比较器221和数据锁存单元222。数据比较器221可接收测试读取信号trd、低位数据ldo和高位数据udo。数据比较器221可响应于测试读取信号trd通过比较低位数据ldo与高位数据udo来生成判定信号pf。数据锁存单元222可接收测试读取信号trd和低位数据ldo。数据锁存单元222可向数据发送器231提供低位数据ldo。数据锁存单元222可响应于测试读取信号trd存储低位数据ldo。数据锁存单元222可响应于测试控制信号rpt输出存储的低位数据ldo。
数据发送器231可被电联接至测试数据输出电路220，并且可接收从测试数据输出电路220提供的低位数据ldo和判定信号pf。数据发送器231可接收测试控制信号rpt。数据发送器231可通过根据判定信号pf反转或不反转低位数据ldo来输出数据dq。例如，当判定信号pf表示发生失效时，数据发送器231可通过反转低位数据ldo来生成数据dq，并且当判定信号pf表示未发生失效时，数据发送器231可生成数据dq而无需反转低位数据ldo。当判定信号pf具有高电平时，数据发送器231可反转低位数据ldo，并且当判定信号pf具有低电平时，数据发送器231可不反转低位数据ldo。数据发送器231可根据测试控制信号rpt将从测试数据输出电路220输出的低位数据ldo作为数据dq输出。数据发送器231可被电联接至数据锁存单元222，并且可接收低位数据ldo和判定信号pf。数据发送器231可将数据dq输出至主机120。在实施例中，例如，数据发送器231可通过反转低位数据ldo的一个或多个特定位来输出低位数据ldo。
参照图2，存储器装置200可进一步包括命令接收器232、数据接收器233、地址接收器234和数据复制器240。命令接收器232可接收从主机120提供的命令信号cmd。命令接收器232可响应于命令信号cmd生成测试读取信号trd和测试写入信号twt。数据接收器233可接收从主机120提供的数据dq。地址接收器234可接收从主机120提供的地址信号add。地址接收器234可向测试控制电路210提供接收的地址信号add。
数据复制器240可通过数据接收器233接收数据dq。数据复制器240可被电联接至低位数据存储区域201和高位数据存储区域202。数据复制器240可响应于测试写入信号twt通过复制数据dq向低位数据存储区域201和高位数据存储区域202两者提供数据dq。当测试写入信号twt被启用时，数据复制器240可通过向低位数据存储区域201和高位数据存储区域202两者提供数据dq而将数据dq存储到低位数据存储区域201和高位数据存储区域202两者中。
图3a和图3b是说明根据本公开的实施例的示例的存储器装置200和系统1的操作的示例的表示的流程图。为了测试存储器装置200，在步骤s31处，主机120可向存储器装置200提供用于测试写入操作的命令信号cmd和数据dq。命令接收器232可响应于命令信号cmd生成测试写入信号twt。数据复制器240可接收通过数据接收器233提供的数据dq，并且可响应于测试写入信号twt向低位数据存储区域201和高位数据存储区域202两者提供数据dq。因此，在步骤s32处，相同数据可被存储在低位数据存储区域201和高位数据存储区域202两者中。此后，在步骤s33处，主机120可向存储器装置200提供用于测试读取操作的命令信号cmd和地址信号add。用于测试读取操作的地址信号add可以是测试地址信号。命令接收器232可响应于命令信号cmd生成测试读取信号trd。测试控制电路210可接收并存储测试地址信号。在测试读取操作期间，在步骤s34处，低位数据存储区域201可输出低位数据ldo，并且高位数据存储区域202可输出高位数据udo。数据比较器221可响应于测试读取信号trd通过比较低位数据ldo与高位数据udo来生成判定信号pf。在步骤s35处，数据锁存单元222可存储低位数据ldo。低位数据ldo和判定信号pf可被输出至数据发送器231。在步骤s36处，数据发送器231可通过根据判定信号pf反转或不反转低位数据ldo来输出低位数据ldo，该判定信号pf表示低位数据ldo是否与高位数据udo相同。当判定信号pf具有低电平时，这意味着低位数据ldo与高位数据udo相同，则在步骤s37处，数据发送器231可向主机输出低位数据ldo而无需反转低位数据ldo。主机120可接收低位数据ldo，并且可根据接收的低位数据ldo确定低位数据存储区域201和高位数据存储区域202两者中均未发生失效。因此，测试可在步骤s38处结束。
当判定信号pf具有高电平时，这意味着低位数据ldo与高位数据udo不同，则在步骤s39处，数据发送器231可通过反转低位数据ldo向主机输出低位数据ldo。这里，数据发送器231可反转低位数据ldo的特定位，并且可将反转的低位数据ldo作为数据dq输出。虽然主机120可根据反转的低位数据ldo确定低位数据存储区域201和高位数据存储区域202中的一个中发生失效，但是主机120可能不能精确地确定低位数据存储区域201和高位数据存储区域202中的哪一个中发生失效。
为了确定低位数据存储区域201和高位数据存储区域202中的哪一个中发生失效，在步骤s40处，主机120可向存储器装置200提供作为地址信号add的测试地址信号。由于存储的测试地址信号与接收的地址信号add相同，所以测试控制电路210可启用测试控制信号rpt。响应于测试控制信号rpt，在步骤s41处，数据锁存单元222可向数据发送器231输出存储的低位数据ldo，并且数据发送器231可将从数据锁存单元222提供的低位数据ldo作为数据dq输出至主机120。在步骤s42处，主机120可从存储器装置200接收作为数据dq提供的低位数据ldo，并且可确定提供的低位数据ldo是否是失效数据。例如，主机120可通过比较提供的低位数据ldo和在测试写入操作期间提供的数据dq来确定提供的低位数据ldo是否是失效数据。当低位数据ldo为失效数据时，在步骤s43处，主机120可确定低位数据存储区域201中发生失效而高位数据存储区域202中未发生失效。当低位数据ldo不是失效数据时，在步骤s44处，主机120可确定低位数据存储区域201中未发生失效而高位数据存储区域202中发生失效。在确定低位数据存储区域201和高位数据存储区域202中的一个中发生失效之后，测试可在步骤s38处结束。
图4是说明根据实施例的系统3的示例的表示的简图。系统3可包括主板301、处理器310和存储器模块320。主板301可以是其上安装系统3的元件的衬底，并且可被称为母板。主板301可包括其上安装处理器310的槽(未示出)和其上安装存储器模块320的槽302。主板301可包括用于电联接处理器310和存储器模块320的导线303。处理器310可被安装在主板301上。处理器310可包括中央处理单元(cpu)、图形处理单元(gpu)、多媒体处理器(mmp)和数字信号处理器中的一个或多个。处理器310可通过结合诸如应用处理器(ap)的具有各种功能的处理器芯片并以片上系统(soc)的形式来实施。
存储器模块320可通过主板301的槽302安装在主板301上。存储器模块320可通过槽302和形成在模块衬底上的模块引脚被联接至主板301的导线303。例如，存储器模块320可包括无缓冲双列直插式存储器模块(udimm)、双列直插式存储器模块(dimm)、寄存双列直插式存储器模块(rdimm)、负载降低双列直插式存储器模块(lrdimm)、小型双列直插式存储器模块(sodimm)以及非易失性双列直插式存储器模块(nvdimm)等。参照图1描述的存储器模块1可被应用为存储器模块320。存储器模块320可包括多个存储器装置321。在实施例中，例如，存储器装置112可被应用为存储器装置321。多个存储器装置321可包括易失性存储器和非易失性存储器中的一个或多个。易失性存储器可包括静态ram(sram)、动态ram(dram)和同步dram(sdram)。非易失性存储器可包括只读存储器(rom)、可编程rom(prom)、电擦除可编程rom(eeprom)、电可编程rom(eprom)、闪速存储器、相变ram(pram)、磁性ram(mram)、电阻式ram(rram)、铁电ram(fram)等。多个存储器装置321可包括通过堆叠多个芯片形成的堆叠存储器装置或多芯片封装。
图5是说明根据实施例的系统4的示例的表示的简图。参照图5，系统4可包括处理器410、存储器控制器420和存储器装置430。处理器410可通过芯片组440被电联接至存储器控制器420，并且存储器控制器420可通过多个总线被电联接至存储器装置430。虽然图5例示单个处理器410，但这不限制本公开的实施例，且可物理地或逻辑地提供多个处理器。芯片组440可提供在处理器410和存储器控制器420之间传送信号的通信路径。处理器410可执行算术运算，并且可通过芯片组440向存储器控制器420提供请求和数据以输入/输出预期的数据。
存储器控制器420可通过多个总线传输命令信号、地址信号、时钟信号和数据。存储器装置430可接收从存储器控制器420提供的信号，可存储数据并且可将存储的数据输出至存储器控制器420。存储器装置430可包括多个存储器模块，并且可采用参照图1描述的存储器模块1。
参照图5，系统4可进一步包括输入/输出总线510，输入/输出装置520、530和540，磁盘驱动器控制器450和内部磁盘驱动器460。芯片组440可被电联接至输入/输出总线510。输入/输出总线510可提供用于在芯片组440和输入/输出装置520、530和540之间传送信号的通信路径。输入/输出装置520、530和540可包括例如但不限于，鼠标520、视频播放器530或键盘540。输入/输出总线510可包括能够与输入/输出装置520、530和540通信的任何通信协议。此外，输入/输出总线510可被集成在芯片组440内部。
磁盘驱动器控制器450可执行连接到芯片组440的操作。磁盘驱动器控制器450可提供芯片组440和内部磁盘驱动器460中的一个或多个之间的通信路径。内部磁盘驱动器460可通过存储命令和数据而用作外部数据存储装置。磁盘驱动器控制器450和内部磁盘驱动器460可通过使用包括输入/输出总线510的任何通信协议进行彼此通信或与芯片组440进行通信。
虽然上面已经描述一些实施例，但是本领域技术人员将理解，所描述的实施例仅作为示例。因此，能够确定失效区域的存储器设备及其测试方法、存储器模块和使用该存储器模块的系统不应基于所描述的实施例被限制。相反，在结合上述描述和附图时，本文描述的能够确定失效区域的存储器设备及其测试方法、存储器模块和使用该存储器模块的系统应该仅受限于权利要求书。