本发明涉及集成电路设计技术，尤其涉及一种ddr4标准的高速接收器电路。
背景技术：
高密度动态存储器（dram）总线的带宽和接口速度是衡量系统性能的重要指标，工业界不断推动系统设计限制的边界，以实现更高的存储器接口数据传输速率。ddr4sdram在容量、速率和兼容性上都比之前ddr3sdram有很大提高，在许多领域得到了广泛的应用，但是ddr4接收器电路的设计仍存在着很多问题，例如：由于电平标准的不同和传输速率的提高，传统的ddr3标准接收器电路结构已不适用于ddr4标准接收器的设计；他人设计的ddr4标准接收器的电路结构较为复杂，使用多级差分放大器对输入信号进行放大处理，且需要具备额外的偏置电压产生电路，存在版图面积大、延时大和功耗高的缺点，且输出信号占空比受到工艺偏差、温度变化和电压波动的影响较大。
技术实现要素：
本发明的目的在于提供一种结构简单、传输带宽高、传输延时小的ddr4标准高速接收器电路。
实现本发明目的的技术解决方案为：一种ddr4标准的输入接收器电路，包括第一晶体管mp1、第二晶体管mp2、第三晶体管mp3、第四晶体管mp4、第五晶体管mp5、第六晶体管mn1、第七晶体管mn2、第八晶体管mn3、第九晶体管mn4、第一反相器、第二反向器、第三反相器和第四反相器，其中第一晶体管mp1栅极接使能控制ie端，漏极接第三晶体管mp3、第六晶体管mn1漏极，源极接电源电压vdd；第二晶体管mp2栅极接使能控制ie端和第四反相器输入端，漏极接第四晶体管mp4、第七晶体管mn2漏极和第一反相器输入端，源极接电源电压vdd；第三晶体管mp3栅极和漏极短接后，接第一晶体管mp1、第七晶体管mn2漏极，源极接电源电压vdd；第四晶体管mp4栅极接第三晶体管mp3栅极，漏极接第二晶体管mp2、第七晶体管mn2漏极及第一反相器输入端，源极接电源电压vdd；第五晶体管mp5栅极接第四反相器输出端，漏极接第九晶体管mn4漏极，源极接电源电压vdd；第六晶体管mn1栅极接inn输入，漏极接第一晶体管mp1、第三晶体管mp3漏极，源极接第七晶体管mn2源极和第八晶体管mn3漏极；第七晶体管mn2栅极接inp输入，漏极接第二晶体管mp2、第四晶体管mp4漏极及第一反相器输入端，源极接第六晶体管mn1源极和第八晶体管mn3漏极；第八晶体管mn3栅极接ie端口，漏极接第六晶体管mn1、第七晶体管mn2源极，源极接地；第九晶体管mn4栅极接第一方向器输入端，漏极接第五晶体管mp5漏极，源极接第二反向器输出端和第三反相器输入端，第一反相器输出端接第二反向器输入端。
本发明与现有技术相比，其显著优点为：1）本发明的ddr4电路结构简单，减少了元件数量和芯片面积；2）本发明差分放大器中的一对差分管n管采用io电源域厚栅晶体管，p管采用内核低电压域薄栅晶体管，io电源域厚栅差分n管保证电路能正常工作在高电压域（io域），内核低电压域薄栅晶体管可以提高电路传输带宽，降低传输延时；3）本发明在信号线out1和out3间加入占空比改善电路，使整个电路在工艺参数、环境温度和电源电压发生变化的情况下，依然能保持较稳定的占空比，提高存储器读取性能。
附图说明
图1是本发明ddr4标准的高速接收器电路的结构示意图。
具体实施方式
下面结合附图和具体实施例，进一步说明本发明方案。
本发明提供的ddr4标准的高速接收器电路，包括差分放大器、缓冲器、占空比调节电路和输出反相器四个部分，其中：
（1）差分放大器包括由四个内核电源域的薄栅p型晶体管组成两组镜像电流源，由两个i/o电源域的厚栅n型晶体管mn1、mn2组成基本差动对（耦合对），以及由一个n型晶体管管mn3组成尾电流源，用于为差分对提供偏置电流，抑制输入共模电平的变化对mn1、mn2的工作以及输出电平的影响。
（2）缓冲器：由两组反相器组成，起到缓冲、延时的作用。
（3）占空比调节电路：由mn4、mp5组成，用于改善输出占空比。
（4）输出反相器，用于放大来自电路输出的高电位信号，确保输出电路有足够的驱动。
ddr4标准的高速接收器电路具体电路结构如图1所示，包括第一晶体管mp1、第二晶体管mp2、第三晶体管mp3、第四晶体管mp4、第五晶体管mp5、第六晶体管mn1、第七晶体管mn2、第八晶体管mn3、第九晶体管mn4、第一反相器、第二反向器、第三反相器和第四反相器，其中第一晶体管mp1栅极接使能控制ie端，漏极接第三晶体管mp3、第六晶体管mn1漏极，源极接电源电压vdd；第二晶体管mp2栅极接使能控制ie端和第四反相器输入端，漏极接第四晶体管mp4、第七晶体管mn2漏极和第一反相器输入端，源极接电源电压vdd；第三晶体管mp3栅极和漏极短接后，接第一晶体管mp1、第七晶体管mn2漏极，源极接电源电压vdd；第四晶体管mp4栅极接第三晶体管mp3栅极，漏极接第二晶体管mp2、第七晶体管mn2漏极及第一反相器输入端，源极接电源电压vdd；第五晶体管mp5栅极接第四反相器输出端，漏极接第九晶体管mn4漏极，源极接电源电压vdd；第六晶体管mn1栅极接inn输入，漏极接第一晶体管mp1、第三晶体管mp3漏极，源极接第七晶体管mn2源极和第八晶体管mn3漏极；第七晶体管mn2栅极接inp输入，漏极接第二晶体管mp2、第四晶体管mp4漏极及第一反相器输入端，源极接第六晶体管mn1源极和第八晶体管mn3漏极；第八晶体管mn3栅极接ie端口，漏极接第六晶体管mn1、第七晶体管mn2源极，源极接地；第九晶体管mn4栅极接第一方向器输入端，漏极接第五晶体管mp5漏极，源极接第二反向器输出端和第三反相器输入端，第一反相器输出端接第二反向器输入端。本发明mp4栅端接ou1信号线，源端接第二级反相器的输出，即out3信号线，在信号线out1和out3间加入由mn4、mp5组成的占空比改善电路，在差分放大输出信号out1之后，信号分为两路：第一路经过两级反相器驱动out3点，第二路直接驱动上拉的n管，提前两级反相器的延时预先拉高out3点的电平，达到提高占空比的功能；同时，占空比的提升幅度和两级反相器的延时成正比，如需增加占空比调节的能力，可增加out1到out3之间反相器的级数。
其中，第一晶体管mp1、第二晶体管mp2、第三晶体管mp3、第四晶体管mp4、第五晶体管mp5是p型晶体管。第一晶体管mp1、第二晶体管mp2、第三晶体管mp3、第四晶体管mp4为内核电源域的薄栅p型晶体管，可以提高电路传输带宽，降低传输延时。第六晶体管mn1、第七晶体管mn2、第八晶体管mn3、第九晶体管mn4是n型晶体管。第六晶体管mn1、第七晶体管mn2为i/o电源域的厚栅n型晶体管，可以保证电路能正常工作在高电压域（io域）。第一反相器、第二反相器和第三反相器为cmos反相器。第四反相器为ttl非门电路。
本发明的工作原理如下：
inn=vref，给inp提供参考电压，保证mn1始终处于开启状态；
ie=0时，mp1、mp2开启，mp5关闭，mn3关闭，电路无法正常工作，无论inp接任何信号，对输出端out不造成影响，out恒为0；
ie=1时，mp1、mp2关闭，mn3开启，电路处于工作状态；
inp=0时，mn2关闭，mp3开启，mp4关闭，mn3关闭，信号线out1=0，经过两组反相器，输出端out=0；
inp=1时，mn2开启，mp3关闭，mp4开启，mn3开启，信号线out1=1，经过两组反相器，输出端out=1。