1.一种存储器的写操作控制电路，其特征在于，包括：
控制信号产生电路，用于根据接收到的列地址写入延迟信号产生控制信号，以使针对一个所述列地址写入延迟信号产生一个对应的所述控制信号，其中，所述列地址写入延迟信号所表示的二进制数与对应的所述控制信号所表示的二进制数之差为第一数值，每个所述列地址写入延迟信号对应一个预设值；以及列地址写入延迟电路，与所述控制信号产生电路连接以接收所述控制信号，用于接收第一写命令并根据所述控制信号将所述第一写命令延迟所述预设值个时钟周期得到第二写命令。
2.根据权利要求1所述的写操作控制电路，其特征在于，所述列地址写入延迟电路包括：
第一延迟电路，用于接收所述第一写命令，并将所述第一写命令进行延迟形成第三写命令且延迟的时钟周期数为第一预设数量；
第二延迟电路，包括第一输入端和第二输入端，所述第一输入端与所述第一延迟电路连接以接收所述第三写命令，所述第二输入端与所述控制信号产生电路连接以接收所述控制信号，所述第二延迟电路用于根据所述控制信号对所述第三写命令进行延迟得到第四写命令，且所述第二延迟电路延迟的时钟周期数为所述控制信号对应的十进制数；以及
第三延迟电路，与所述第二延迟电路连接以接收所述第四写命令，用于将所述第四写命令进行延迟形成所述第二写命令且延迟的时钟周期数为第二预设数量；
其中，所述第一预设数量和所述第二预设数量之和等于所述第一数值对应的十进制数。
3.根据权利要求2所述的写操作控制电路，其特征在于，所述列地址写入延迟信号所表示的二进制数为K位，以及所述控制信号所表示的二进制数为K+1位；其中，K是大于等于2的正整数。
4.根据权利要求3所述的写操作控制电路，其特征在于，所述第二延迟电路包括K+1个选择器，且所述选择器是二选一的选择器；
第K+1个选择器的控制输入端用于接收所述控制信号所表示的二进制数中的第K+1位信号，所述第K+1个选择器的第一数据输入端与所述第一延迟电路的命令输出端连接，所述第K+1个选择器的第二数据输入端和所述第一延迟电路的命令输出端之间串联2K个触发器；
第K个选择器的控制输入端用于接收所述控制信号所表示的二进制数中的第K位信号，所述第K个选择器的第一数据输入端与所述第K+1个选择器的输出端连接，所述第K个选择器的第二数据输入端与所述第K+1个选择器的输出端之间串联2K-1个触发器；
如此下去，
直至，第1个选择器的控制输入端用于接收所述控制信号所表示的二进制数中的第1位信号，所述第1个选择器的第一数据输入端与所述第2个选择器的输出端连接，所述第1个选择器的第二数据输入端与所述第2个选择器的输出端之间串联1个触发器。
5.根据权利要求2所述的写操作控制电路，其特征在于，所述第一延迟电路包括串联的所述第一预设数量个触发器，所述第三延迟电路包括串联的所述第二预设数量个触发器。
6.根据权利要求1所述的写操作控制电路，其特征在于，所述第一数值对应的十进制数是所述预设值最小值或小于所述预设值最小值的任一正整数。
7.根据权利要求2所述的写操作控制电路，其特征在于，所述列地址写入延迟信号所表示的三位二进制数依次为000，001，010，011，100，101，110，111，且所述第一数值对应的十进制数为9时，所述控制信号所表示的四位二进制数依次为0000，0001，0010，0011，0101，0111，1001，1011。
8.根据权利要求7所述的写操作控制电路，其特征在于，所述第二延迟电路包括4个选择器，且所述选择器是二选一的选择器；
第4个选择器的控制输入端用于接收所述控制信号所表示的二进制数中的第4位信号，所述第4个选择器的第一数据输入端与所述第一延迟电路的命令输出端连接，所述第4个选择器的第二数据输入端和所述第一延迟电路的命令输出端之间串联8个触发器，串联的8个所述触发器自所述第一延迟电路的命令输出端依次为第1触发器，第2触发器，…，第8触发器；
第3个选择器的控制输入端用于接收所述控制信号所表示的二进制数中的第3位信号，所述第3个选择器的第一数据输入端与所述第4个选择器的输出端连接，所述第3个选择器的第二数据输入端连接在所述第4触发器和第5触发器之间的连接线处；
第2个选择器的控制输入端用于接收所述控制信号所表示的二进制数中的第2位信号，所述第2个选择器的第一数据输入端与所述第3个选择器的输出端连接，所述第2个选择器的第二数据输入端与所述第3个选择器的输出端之间串联2个触发器；
第1个选择器的控制输入端用于接收所述控制信号所表示的二进制数中的第1位信号，所述第1个选择器的第一数据输入端与所述第2个选择器的输出端连接，所述第1个选择器的第二数据输入端与所述第2个选择器的输出端之间串联1个触发器。
9.一种动态随机存储器，其特征在于，包括权利要求1至8任一项所述的写操作控制电路。