存储系统、存储控制器和存储芯片的制作方法

本发明涉及一种存储系统、存储控制器和一存储芯片，尤其涉及一种可使数据在逻辑电路和存储芯片之间并行传输的存储系统和存储芯片。

背景技术：

现今，用于高性能计算或人工智能系统中的存储系统通常包括动态随机存取存储器芯片和逻辑电路。由于所述动态随机存取存储器芯片的堆栈结构，使得所述动态随机存取存储器芯片的尺寸无法跟上所述逻辑电路的尺寸。因此，存储墙效应(memory-walleffect)会发生，导致所述逻辑电路和所述动态随机存取存储器芯片之间的数据传输率会降低。为了克服所述存储墙效应，现有技术通常使用较快的数据率(例如从双倍数据率doubledataratethree(ddr3)到doubledataratefourth(ddr4)或doubledataratefifth(ddr5))在所述动态随机存取存储器芯片和所述逻辑电路之间传输数据，或使用所述逻辑电路的宽数据总线和所述动态随机存取存储器芯片的宽数据总线(例如高带宽存储器(highbandwidthmemory,hbm)，在所述动态随机存取存储器芯片和所述逻辑电路之间传输数据。然而，较快的数据率有些缺点(例如较昂贵的测试仪、噪声容限(noisemargin)较小…等)，且所述逻辑电路的宽数据总线和所述动态随机存取存储器芯片的宽数据总线也有些缺点(例如更高的功率、更大的晶粒面积、昂贵的硅穿孔(through-siliconvia)工艺…等)。而且不论是前述动态随机存取存储器芯片的较快数据率，或所述动态随机存取存储器芯片的宽数据总线，都需要串并电路和并串电路，其中所述串并电路和所述并串电路都会增加时钟延迟和功耗。

请参照图1，图1是说明现有技术所公开的一存储系统10的示意图。如图1所示，存储系统10包括存储器20和逻辑电路30，其中存储器20是动态随机存取存储器。如图1所示，存储器20包括单元阵列21、并串电路22、串并电路23；逻辑电路30包括物理层31和控制器32，物理层31还包括串并电路312和并串电路314。此外，逻辑电路30还包括其他功能电路(未示于图1)，其中所述其他功能电路可以包括中央处理器、数字信号处理器、外围接口等。如图1所示，当逻辑电路30将数据写入存储器20时，并串电路314可从控制器32并行的接收数据(例如n位数据)，将所述n位数据转换成几组q位数据，其中q小于n，并将所述几组q位数据传输至串并电路23；串并电路23可从并串电路314接收所述几组q位数据，将所述几组q位数据转换成所述n位数据，并将所述n位数据并行地传输至单元阵列21。此外，当逻辑电路30从控制器20读取数据时，并串电路22可从单元阵列21并行的接收数据(例如所述n位数据)，将所述n位数据转换成所述几组q位数据，并将所述几组q位数据传输至串并电路312；串并电路312可从并串电路22接收所述几组q位数据，将所述几组q位数据转换成所述n位数据，并将所述n位数据并行地传输至控制器32。

请参照图2a、2b。图2a、2b是关于逻辑电路30将数据写入存储器20的时序示意图。如图2a所示，以逻辑电路30将8位数据d0-d7写入存储器20为例，当逻辑电路30将8位数据d0-d7写入存储器20时，并串电路314的寄存器(未示于图1中)可用3个信号clk1，clk2，clk3将8位的并行数据d0-d7串行串行地传输至串并电路23。举例来说，当clk1＝1、clk2＝1、clk3＝1，并串电路314将数据d0传输至串并电路23，当clk1＝1、clk2＝1、clk3＝0，并串电路314将数据d1传输至串并电路23，以此类推。因此，并串电路314在时间t0开始传输数据d0，最后在时间t4传输数据d7。

如图2b所示，同样地，串并电路23的寄存器(未示于图1中)也可利用时钟信号clk1、clk2、clk3来串行处理来自并串电路314的8位串行数据d0-d7。如图2b所示，当clk1＝1、clk2＝1、clk3＝1，串并电路23接收来自并串电路314的数据d0，当clk1＝1、clk2＝1、clk3＝0，串并电路23接收来自并串电路314的数据d1，以此类推。因此，串并电路23在时间t0开始接收数据d0，最后在时间t4接收数据d7，其中在时间t0和时间t4之间，时钟信号clk3存在4个时钟的延迟。也就是说，串并电路23在等了4个时钟延迟之后，才会开始将8位数据d0-d7并行传输至单元阵列21。

虽然现有技术可通过优化存储系统10来减少4个时钟延迟(例如减少至3.5个时钟延迟)，但上述串并电路23所执行的串行串并转换程序，和上述并串电路314所执行的串行并串转换程序，会需要额外的电量、传输延迟和裸晶面积(dieareas)，导致存储系统10的效率低。因此，如何减少耗电、传输延迟和裸晶面积，是存储系统的设计者所要解决的重要问题。

技术实现要素：

本发明的一实施例公开一种存储芯片，其可以是动态随机存取存储器芯片、静态随机存取存储器芯片、或其他类型的存储器芯片。所述存储芯片包括一存储区块、一输入/输出数据总线、及多个第一感测放大器。所述多个第一感测放大器用以并行输出多个第一数据。所述输入/输出数据总线的宽度等于所述多个第一感测放大器所并行输出的所述多个第一数据的宽度。所述多个第一感测放大器和所述输入/输出数据总线之间，没有串并/并串转换电路。

根据本发明的另一实施例，所述存储芯片另包括介于所述多个第一感测放大器和所述输入/输出数据总线之间的多个收发器，其中所述多个收发器从所述多个第一感测放大器并行接收和传输所述多个第一数据至所述输入/输出数据总线，或从所述输入/输出数据总线并行接收和传输所述多个第一数据至所述多个第一感测放大器。

根据本发明的另一实施例，所述存储芯片另包括介于所述存储区块和所述多个第一感测放大器之间的多个第二感测放大器，其中所述多个第二感测放大器包括m个感测放大器以及电连接于所述存储芯片的位线，所述多个第一感测放大器包括n个感测放大器以及电连接于所述存储芯片的数据线，n和m都是正整数，以及m不小于n。

根据本发明的另一实施例，所述多个第一感测放大器并行输出所述多个第一数据至所述多个收发器或至所述多个第二感测放大器。

根据本发明的另一实施例，所述多个第二感测放大器的部分选择性地耦接于所述多个第一感测放大器，以及所述多个第二感测放大器的部分并行输出所述多个第一数据至所述多个第一感测放大器或至所述存储区块；其中所述多个第二感测放大器的部分的感测放大器的数目等于n。

根据本发明的另一实施例，其中所述多个第二感测放大器的部分根据输入至所述存储芯片的一控制信号，选择性地耦接于所述多个第一感测放大器。

根据本发明的另一实施例，所述控制信号包括多个信号位，且所述多个信号位被储存在所述存储芯片的一寄存器内。

根据本发明的另一实施例，所述存储芯片另包括介于所述多个第一感测放大器和所述多个第二感测放大器之间的多个位开关，其中所述多个位开关根据所述控制信号，电连接所述多个第二感测放大器的部分和所述多个第一感测放大器。

本发明的另一实施例公开一种存储器芯片。所述存储芯片包括多个存储区块、一数据线、多组感测放大器、及一输入/输出数据总线。所述多组感测放大器耦接于所述数据线，其中所述多组感测放大器的每一组感测放大器对应于所述多个存储区块中的一个存储区块，用以并行输出多个数据。所述输入/输出数据总线的宽度等于来自所述每一组感测放大器的所述多个数据的宽度的总合。

根据本发明的另一实施例，所述多个存储区块包括一第一存储区块和一第二存储区块；所述多组感测放大器包括一第一组感测放大器耦接于所述数据线，以及一第二组感测放大器耦接于所述数据线；所述第一组感测放大器对应于所述第一存储区块，用以并行输出多个第一数据，以及所述第二组感测放大器对应于所述第二存储区块，用以并行输出多个第二数据；所述输入/输出数据总线的宽度等于所述多个第一数据的宽度和所述多个第二数据的宽度的总合。

根据本发明的另一实施例，所述输入/输出数据总线的宽度是n位，所述多个第一数据的宽度是n/2位，以及所述多个第二数据的宽度是n/2位。

根据本发明的另一实施例，所述存储芯片另包括一位线，一第三组感测放大器，以及一第四组感测放大器。所述第三组感测放大器耦接于所述位线，且介于所述第一存储区块和所述第一组感测放大器之间。第四组感测放大器耦接于所述位线，且介于所述第二存储区块和所述第二组感测放大器之间。所述第三组感测放大器的部分选择性地耦接于所述第一组感测放大器，以及所述第三组感测放大器的部分感测放大器的数目等于所述第一组感测放大器中的感测放大器的数目。所述第四组感测放大器的部分选择性地耦接于所述第二组感测放大器，以及所述第四组感测放大器的部分感测放大器的数目等于所述第二组感测放大器中的感测放大器的数目。

根据本发明的另一实施例，所述第三组感测放大器的部分，根据输入至所述存储芯片的一控制信号，选择性地耦接于所述第一组感测放大器，以及所述第四组感测放大器的部分，根据所述控制信号，选择性地耦接于所述第二组感测放大器。

本发明的另一实施例公开一种存储芯片，其中所述存储芯片用于具有一系统接口总线的一计算系统，所述系统接口总线包括一读取数据总线和一写入数据总线。所述存储芯片包括一存储区块及一输入/输出数据总线。所述输入/输出数据总线用以并行输出多个数据，其中所述输入/输出数据总线的宽度等于所述读取数据总线的宽度，以及所述输入/输出数据总线的宽度等于所述写入数据总线的宽度。

根据本发明的另一实施例，所述存储芯片另包括介于所述存储区块和所述输入/输出数据总线之间的多个收发器，其中所述多个收发器从所述输入/输出数据总线接收和传输所述多个数据至所述存储区块，或从所述存储区块接收和传输所述多个数据至所述输入/输出数据总线。

本发明的另一实施例公开一种用于一系统的存储控制器，所述系统包括一系统接口总线和一存储芯片，其中所述系统接口总线包括一读取数据总线和一写入数据总线，所述存储芯片包括一输入/输出数据总线。所述存储控制器包括一控制电路及一物理层电路。所述控制电路用以耦接于所述系统接口总线。所述物理层电路耦接于所述控制电路，用以从所述存储芯片的所述输入/输出数据总线并行接收多个第一数据。所述多个第一数据的宽度等于所述读取数据总线的宽度。

根据本发明的另一实施例，所述物理层电路另用以并行输出多个第二数据至所述存储芯片的所述输入/输出数据总线，其中所述多个第二数据的宽度等于所述写入数据总线的宽度。

根据本发明的另一实施例，所述物理层电路包括多个收发器，用以传输所述多个第一数据至所述控制电路，以及用以传输所述多个第二数据至所述存储芯片。

根据本发明的另一实施例，所述控制电路通过一双数据速率物理层接口总线，电连接于所述物理层电路。

根据本发明的另一实施例，根据输入至所述物理层电路的一控制信号，选择性地调整所述双数据速率物理层接口总线的宽度。

本发明的另一实施例公开一种存储系统。所述存储系统包括一系统接口总线、一存储控制器、及一存储芯片。所述存储控制器耦接于所述系统接口总线。所述存储芯片包括一输入/输出数据总线，以及耦接于所述存储控制器。所述系统接口总线包括一读取数据总线和一写入数据总线，所述输入/输出数据总线的宽度等于所述读取数据总线的宽度，以及所述输入/输出数据总线的宽度等于所述写入数据总线的宽度。

根据本发明的另一实施例，所述存储控制器包括一控制电路，耦接于所述系统接口总线，以及一物理层电路，耦接于所述控制电路和所述输入/输出数据总线；其中所述物理层电路用以从所述存储芯片的所述输入/输出数据总线并行接收多个第一数据，以及用以从所述控制电路并行接收多个第二数据。

根据本发明的另一实施例，所述物理层电路包括多个收发器，用以传输所述多个第一数据至所述控制电路，以及用以传输所述多个第二数据至所述存储芯片。

根据本发明的另一实施例，根据输入至所述控制电路的一控制信号，选择性地调整所述读取数据总线的宽度和所述写入数据总线的宽度。

根据本发明的另一实施例，所述控制电路通过一双数据速率物理层接口总线电连接于所述物理层电路，以及根据输入至所述物理层电路的一控制信号，选择性地调整所述双数据速率物理层接口总线的宽度。

本发明公开一种存储系统。所述存储系统包括一存储器和一逻辑电路。所述存储器包括多个第一衬垫和一第一对齐电路，用以同时并行传输数据或同时并行接收数据。所述逻辑电路包括一控制器和一物理层，其中所述物理层包括多个第二衬垫和一第二对齐电路，也是用以同时并行传输数据或同时并行接收数据，所述多个第一衬垫的数目等于所述多个第二衬垫的数目，以及所述多个第一衬垫的数目等于所述数据的位数。所述逻辑电路利用所述第一对齐电路、所述多个第一衬垫、所述多个第二衬垫、及所述多个第二对齐电路，并行存取对应所述存储器的数据。在动态随机存取存储器和物理层中，都不再需要传统的并串电路和串并电路。因此，相较于现有技术，所述存储系统的耗电量、存取延迟、和面积都可被减少，且所述存储系统的读取/写入窗口容限(windowmargins)能被改善。

附图说明

图1是现有技术所公开的存储系统的示意图。

图2a、2b是关于逻辑电路将数据写入存储器的时序示意图。

图3是本发明的第一实施例所公开的存储系统的示意图。

图4是本发明的另一实施例所公开的两个收发器结构的示意图。

图5是用以比较传统的存储系统和本发明存储系统的时序示意图。

图6是说明本发明中存储器的面积小于传统存储器的面积，且本发明中物理层的面积也小于传统逻辑电路中物理层的面积的示意图。

图7是本发明的另一实施例所公开的存储器的数据宽度根据控制信号而改变的示意图。

图8、9是本发明不同实施例所公开的存储器的示意图。

其中，附图标记说明如下：

10、100存储系统

20、101存储器

21单元阵列

22、314并串电路

23、312串并电路

30逻辑电路

31、103物理层

32、105控制器

1011第一对齐电路

102逻辑电路

1031第二对齐电路

cs控制信号

fp第一衬垫

fcp第一控制衬垫

sp第二衬垫

scp第二控制衬垫

tr1、tr2收发器

fpn、spn衬垫

dlsa第一感测放大器

blsa第二感测放大器

b0-b3存储区块

具体实施方式

请参照图3，图3是本发明的第一实施例所公开的存储系统100的示意图。如图3所示，存储系统100包括存储器101和逻辑电路102，其中存储器101可以是动态随机存取存储器(dynamicrandomaccessmemory,dram)、静态随机存取存储器(staticrandomaccessmemory,sram)、快闪存储器、或其他存储器，逻辑电路102可以是人工智能芯片、或系统级芯片(systemonachip,soc)。此外，在本发明的一实施例中，存储器101可以包括一基底动态随机存取存储器芯片(basedramchip)和多个动态随机存取存储器芯片堆栈在所述基底动态随机存取存储器芯片上。此外，逻辑电路102可通过高级可拓展接口(advancedextensibleinterface)总线耦接于其他装置或处理器，其中所述高级可拓展接口总线是一总线协议，所述总线协议是高级微处理器总线架构(advancedmicrocontrollerbusarchitecture,amba)3.0协议的一部分。所述高级可拓展接口总线包括一写入数据总线和一读取数据总线。此外，关于所述高级可拓展接口总线的操作方法是本领域技术人员所公知的，在此不再赘述。

存储器101包括第一对齐电路1011和多个第一衬垫fp，其中第一对齐电路1011用以对齐关于存储器101的数据，且第一对齐电路1011包括多个收发器。也就是说，第一对齐电路1011用以同时传输所述数据或同时接收所述数据(例如在同一时钟传输所述数据、或在同一时钟接收所述数据，也就是说，第一对齐电路1011的所述多个收发器可并行传输所述数据、或并行接收所述数据)。另一方面，逻辑电路102包括物理层103和控制器105，其中物理层103通过双数据速率物理层接口(ddrphyinterface，dfi)总线电连接至控制器105。所述双数据速率物理层接口总线包括多个线对，其中所述多个线对包括多条写入线和多条读取线。此外，物理层103包括第二对齐电路1031和多个第二衬垫sp，其中第二对齐电路1031用以对齐所述数据，且第二对齐电路1031也包括多个收发器。也就是说，第二对齐电路1031用以同时传输所述数据或同时接收所述数据(例如在同一时钟传输所述数据、或在同一时钟接收所述数据，也就是说，第二对齐电路1031的所述多个收发器可并行传输所述数据、或并行接收所述数据)。

在本发明的此实施例中，第一对齐电路1011和第二对齐电路1031可对齐所述数据且并行传输所述数据、或可对齐且并行接收所述数据，在存储器101和物理层103中，不需要传统的并串电路和串并电路，就可在存储器101和逻辑电路102之间传输所述数据。因此，控制器(或存储控制器)105可利用所述多个线对、第二对齐电路1031、多个第二衬垫sp、多个第一衬垫fp、和第一对齐电路1011来并行存取关于存储器101的数据。多个第一衬垫fp的数目可等于所述多个线对中的所述多个写入线的数目(或所述多个读取线的数目)。另外，多个第二衬垫sp的数目可等于所述多个线对的所述多个写入线的数目(或所述多个读取线的数目)。

举例来说，如图3所示，多个第一衬垫fp的数目或多个第二衬垫sp的数目等于n，且所述数据可以是从存储器101的单元阵列读取的n位数据rd、或写入存储器101的单元阵列的n位数据wd。当逻辑电路102从存储器101的单元阵列并行读取n位数据rd时，第一对齐电路1011从存储器101的单元阵列并行接收n位数据rd，且同时通过多个第一衬垫fp和多个第二衬垫sp，将n位数据rd并行传输至第二对齐电路1031。在第二对齐电路1031并行接收到n位数据rd之后，第二对齐电路1031通过所述双数据速率物理层接口总线的所述多个线对的所述多个读取线，将n位数据rd并行传输至控制器105。另一方面，当逻辑电路102将n位数据wd并行写入至存储器101的单元阵列时，第二对齐电路1031通过所述双数据速率物理层接口总线的所述多个线对的所述多个写入线，从控制器105并行接收n位数据wd。然后，第二对齐电路1031不需通过传统的并串电路和串并电路，就可同时将n位数据wd并行传输至第一对齐电路1011。在第一对齐电路1011接收到n位数据wd之后，第一对齐电路1011将n位数据wd并行写入至存储器101的单元阵列中。

此外，第一对齐电路1011和第二对齐电路1031中的每一个对齐电路都包括多个收发器，其中第一对齐电路1011的每一个收发器是耦接于多个第一衬垫fp的对应衬垫，且第二对齐电路1031的每一个收发器是耦接于多个第二衬垫sp的对应衬垫。请参照图4。图4是本发明的另一实施例所公开的两个收发器tr1、tr2的结构示意图，其中第一对齐电路1011(未示于图4中)的每一个收发器可以是收发器tr1，且第二对齐电路1031(未示于图4中)的每一个收发器可以是收发器tr2。此外，收发器tr1和收发器tr2的元件是本领域技术人员所公知的，在此不再赘述。此外，收发器tr1和收发器tr2的元件之间的耦接关系可参照图4，在此也不再赘述。当写入启用信号w_en启用且读取启用信号r_en关闭时，收发器tr2通过一第一衬垫fpn和一第二衬垫spn，将n位数据wd的一位数据wd_n传输至收发器tr1。另一方面，当写入启用信号w_en关闭且读取启用信号r_en开启时，收发器tr1通过第一衬垫fpn和第二衬垫spn，将n位数据rd的一位数据rd_n传输至收发器tr2。因为写入启用信号w_en和读取启用信号r_en对第一对齐电路1011和第二对齐电路1031来说是共同信号(commonsignal)，所以第一对齐电路1011可同时并行传输n位数据rd或并行接收n位数据wd，且第二对齐电路1031可同时并行传输n位数据wd或并行接收n位数据rd。

在本发明的另一实施例中，一第一写入开启信号和一第一读取开启信号是用于第一对齐电路1011的信号，且一第二写入开启信号和一第二读取开启信号是用于第二对齐电路1031的信号，其中所述第一写入开启信号和所述第一读取开启信号分别对应于所述第二写入开启信号和所述第二读取开启信号。

第一对齐电路1011和第二对齐电路1031不需连接传统的并串电路和串并电路，第一对齐电路1011可同时并行传输n位数据rd至第二对齐电路1031、或从第二对齐电路1031并行接收n位数据wd。同样地，第二对齐电路1031可同时从第一对齐电路1011并行接收n位数据rd、或并行传输n位数据wd至第一对齐电路1011。此外，如图4所示，本发明并不受限于第一对齐电路1011的每一个收发器是收发器tr1，以及第二对齐电路1031的每一个收发器是收发器tr2。也就是说，第一对齐电路1011的每一个收发器和第二对齐电路1031的每一个收发器可以是其他收发电路、缓冲器、或寄存器。

请参照图5。图5是用以比较传统存储系统和存储系统100的时序示意图。举例来说，如图5(a)所示，当一传统逻辑电路从一传统存储器读取8位串行数据d0-d7时，所述传统存储器必须利用三个时钟clk1、clk2、clk3来形成8个状态(例如数据d0对应于状态clk1＝1、clk2＝1、clk3＝1，数据d1对应于状态clk1＝1、clk2＝1、clk3＝0…等)，如此8位串行数据d0-d7可被转换成并行状态。因此，所述传统逻辑电路的一控制器只能等到一时间t4才能开始并行接收数据d0-d7。

然而，如图5(b)所示，因为不需连接传统的并串电路和串并电路，数据d0-d7是同时被存储器101的第一对齐电路所并行传送，控制器105的第二对齐电路可在一时间t0就开始接收并行数据d0-d7。因此，相较于所述传统存储器系统，本发明可省下4个时钟延迟。此外，写入8位数据d0-d7的操作方法相似于先前所述的操作方法，在此不再赘述。

请再次参照图3。如图3所示，控制器105另通过多条控制线耦接于物理层103，物理层103另包括多个第二控制衬垫scp，存储器101另包括多个第一控制衬垫fcp，且多个第一控制衬垫fcp电连接至多个第二控制衬垫scp。因此，控制器105可利用所述多条控制线、多个第二控制衬垫scp、以及多个第一控制衬垫fcp来传输控制信号cs等至存储器101。此外，图3只显示三个第一控制衬垫、三个第二控制衬垫和三个控制线，但本发明不受限于此。此外，物理层103和控制器105之间的所述多条控制线和所述多个线对都包括在双数据速率物理层接口总线中，其中所述双数据速率物理层接口总线定义了物理层103和控制器105之间沟通时所需的信号、时序参数和可编程参数。因此，控制信号cs等是双数据速率物理层接口总线所定义的，且可包括例如写入开启信号、读取开启信号以及芯片选择信号。此外，关于双数据速率物理层接口总线的操作方法是本领域技术人员所公知的，在此不再赘述。此外，在本发明的另一实施例中，逻辑电路102另可包括系统电路(未示于图3中)，其中所述系统电路可包括其他外围接口。控制器(或存储控制器)105通过高级可拓展接口总线(axibus)和所述系统电路沟通。举例来说，控制器105可通过所述高级可拓展接口总线传输n位数据rd至所述系统电路，或通过所述高级可拓展接口总线从所述系统电路接收n位数据wd至其他装置或处理器。

此外，多个第一衬垫fp可通过金属线、金属桥、倒装芯片(flip-chip)、微凸块、或其他接合技术来电连接至多个第二衬垫sp。此外，在本发明的其他实施例中，因为多个第一衬垫fp电连接至多个第二衬垫sp，多个第一衬垫fp和多个第二衬垫sp不耦接于存储系统100之外的环境。因此，多个第一衬垫fp和多个第二衬垫sp不需要包括传统的静电放电保护电路，且多个第一衬垫fp和多个第二衬垫sp的尺寸可以缩小。

在本发明的其他实施例中，物理层103的第二对齐电路1031可应用于不同的数据宽度，其取决于所述高级可拓展接口总线的数据宽度。然而，在本发明的其他实施例中，物理层103的第二对齐电路1031和存储器101的第一对齐电路1011都可同时应用于不同的数据宽度，其取决于所述高级可拓展接口总线的数据宽度。举例来说，当逻辑电路102应用于q位数据宽度的存储器时，控制器105可通知物理层103调整第二对齐电路1031，使得第二对齐电路1031只利用所述多个线对中的q条读取线，将q位数据传输到控制器105(或只利用所述多个线对中的q条写入线，从控制器105接收q位数据)，其中q是大于1且小于n的正整数。因此，物理层103和控制器105可应用于不同的系统电路和具有不同数据宽度的不同存储器。

由于第一对齐电路1011和第二对齐电路1031变得更小更简单，且传统的并串电路和串并电路从存储器101和物理层103中省略了，所以存储器101的写入/读取速度明显地增加，存储器101的面积小于传统存储器的面积，且物理层103的面积也小于传统逻辑电路中物理层的面积(如图6所示)，存储器101和逻辑电路102之间的存储墙问题也减少了。此外，物理层103可通过所述双数据速率物理层接口总线(dfibus)，从控制器105接收dficke、dfick/ckb、dfiba、dfiaddress、dfics、dfiras、dficas、dfiwe、dfiwrdata、dfiwrdatamask、dfiwrdatavalid等信号，且传输dfirddata、dfirddatavalid等信号至控制器105，其中所述双数据速率物理层接口规范中有定义dficke、dfick/ckb、dfiba、dfiaddress、dfics、dfiras、dficas、dfiwe、dfiwrdata、dfiwrdatamask、dfiwrdatavalid等信号，和dfirddata、dfirddatavalid等信号，所以在此不再赘述。此外，物理层103可传输cke、ck/ckb、ba、addr、csb、rasb、casb、web、dq、dm、dqs/dqsb等信号至存储器101，其中双数据速率物理层接口规范中也有定义cke、ck/ckb、ba、addr、csb、rasb、casb、web、dq、dm、dqs/dqsb等信号，所以在此也不再赘述。因此，即使存储器101和逻辑电路102是由异类工艺(heterogeneousprocess)所制造的，多个第一衬垫fp还是可以电连接至多个第二衬垫sp。举例来说，存储器101的晶体管可以是目前存储器技术(例如动态随机存取存储器或高带宽存储器技术)所采用的平面晶体管或沟槽式晶体管，而逻辑电路102的晶体管可以是三维晶体管(例如三栅极晶体管、鳍式场效应晶体管(finfield-effecttransistor,finfet)或环绕栅晶体管(gate-all-aroundtransistor))。然而，在本发明的其他实施中，存储器101和逻辑电路102是由同类工艺(homogeneousprocess)所制造的。也就是说，存储器101和逻辑电路102的晶体管可以采用平面晶体管或沟槽式晶体管、三栅极晶体管、鳍式场效应晶体管、环绕栅晶体管、或其他晶体管。另外，因为存储器101和逻辑电路102采用第一对齐电路1011和第二对齐电路1031，而不是采用传统的并串电路和串并电路，所以存储器101和逻辑电路102的电能可被节省，存取存处器101的延迟减少，，以及存储器101和逻辑电路102的面积成本降低。因此，存储系统100的读取/写入窗口容限(windowmargins)能被改善。

此外，请参照图7。图7是本发明另一实施例所公开的存储器的数据宽度根据控制信号而改变的示意图。举例来说(但不受限于此)，存储器101包括存储单元阵列(简称单元阵列)，m个第二感测放大器blsa(例如位线感测放大器)，和n个第一感测放大器dlsa(例如数据线感测放大器)，其中m个第二感测放大器blsa电连接于n个第一感测放大器dlsa的连接数目可根据控制信号(例如根据表1的sb0-sb4)而改变，第二感测放大器blsa位于所述单元阵列和第一感测放大器dlsa之间，第一感测放大器dlsa位于第二感测放大器blsa和第一对齐电路1011之间，其中第一对齐电路1011包括多个收发器，第一对齐电路1011位于第一感测放大器dlsa和存储器101的输入/输出数据总线(未示于图7中)之间，n是不大于m的正整数，且所述输入/输出数据总线耦接于多个第一衬垫fp。

在一实施例中，所述控制信号是储存在存储器101的寄存器(未示于图7)中，例如模式寄存器。此外，第二感测放大器blsa耦接于存储器101的位线(未示于图7)，第一感测放大器dlsa耦接于存储器101的数据线(未示于图7)。n个第一感测放大器dlsa通过多个位开关电连接于m个第二感测放大器blsa的全部或一部份，且所述多个位开关可根据上述控制信号被选择或启用。

如表1和图7所示，举例当控制信号sb0-sb4是0/0/0/0/1，第二感测放大器会通过位开关(未示于图7，一组被选择的位开关，例如基于一给定的列地址，被控制信号sb0-sb4(0/0/0/0/1)所选择的128个或更少的位开关)将128位数传给第一感测放大器，即128位数据可通过全部或部分的第二感测放大器和第一感测放大器电连接(例如通过128个连接的第二感测放大器和128个第一感测放大器)，从存储器101的单元阵列被读取，或128位数据可通过全部或部分的第二感测放大器和第一感测放大器(例如通过128个连接的第二感测放大器和128个第一感测放大器)电连接，由第一对齐电路1011写入到存储器101的单元阵列。也就是说，当所述128位数据从存储器101的单元阵列被读取时，第一对齐电路1011的所述多个收发器从所述128个第一感测放大器并行接收所述128位数据，再传输到存储器101的所述输入/输出数据总线；或当所述128位数据被写入到存储器101的单元阵列时，第一对齐电路1011的所述多个收发器从所述输入/输出数据总线并行接收所述128位数据，再传输到所述128个第一感测放大器。换句话说，当所述128位数据从存储器101的单元阵列被读取时，部分的第二感测放大器blsa(例如所述128个连接的第二感测放大器)输出所述128位数据到第一感测放大器dlsa(例如所述128个第一感测放大器)，然后第一感测放大器dlsa并行输出所述128位数据到第一对齐电路1011，之后再由第一对齐电路1011藉由所述输入/输出数据总线并行传输所述128位数据；或当所述128位数据被写入到存储器101的单元阵列时，所述输入/输出数据总线并行传输所述128位数据至第一对齐电路1011，再由第一对齐电路1011并行输出所述128位数据到所述128个第一感测放大器，之後所述128个第一感测放大器再并行输出所述128位数据到连接的第二感测放大器(例如所述128个连接的第二感测放大器blsa)。此外，根据所述第一感测放大器并行输出所述128位数据宽度，存储器101的数据宽度(也就是存储器101的所述输入/输出数据总线的宽度)等于128位宽度。此时，因为存储器101的数据宽度等于128位宽度，根据控制信号sb0-sb4，耦接于物理层103的双数据速率物理层接口总线(dfibus)的写入线(或读取线)数据宽度也等于或设定于128位宽度，控制器105的数据宽度和所述高级可拓展接口总线的写入数据总线(或读取数据总线)数据宽度也都等于128位宽度。如图7所示，当逻辑电路102被包括在一计算系统中时，此计算系统具有包括一读取数据总线和一写入数据总线的一系统接口总线(也就是所述高级可拓展接口总线)，根据输入至控制器105的控制信号sb0-sb4(0/0/0/0/1)，所述读取数据总线的宽度和所述写入数据总线的宽度都等于128位宽度。此外，所述双数据速率物理层接口总线的宽度是根据输入至物理层103的控制信号sb0-sb4(0/0/0/0/1)被选择性地调整。

同样地，如表1和图7所示，当控制信号sb0-sb4是0/0/0/1/0时，m个第二感测放大器中的256个第二感测放大器会通过另一组被选择的位开关(例如基于一给定的列地址所选择的256个或更少的位开关)电连接于256个第一感测放大器，所以根据所述256个第一感测放大器，存储器101的数据宽度会等于256位宽度；当控制信号sb0-sb4是0/0/0/1/1时，所述m个第二感测放大器中的512个第二感测放大器会通过另一组被选择的位开关(例如基于一给定的列地址所选择的512个或更少的位开关)电连接于512个第一感测放大器，所以根据所述512个第一感测放大器，存储器101的数据宽度会等于512位宽度；当控制信号sb0-sb4是0/0/1/0/0时，所述m个第二感测放大器中的1024个第二感测放大器会通过另一组被选择的位开关(例如基于一给定的列地址所选择的1024个或更少的位开关)电连接于1024个第一感测放大器，所以根据所述1024个第一感测放大器，存储器101的数据宽度会等于1024位宽度；当控制信号sb0-sb4是0/0/0/0/0时，所述m个第二感测放大器中的64个第二感测放大器会通过另一组被选择的位开关(例如基于一给定的列地址所选择的64个或更少的位开关)电连接于64个第一感测放大器，所以根据所述64个第一感测放大器，存储器101的数据宽度会等于64位宽度。

也就是说，因为不需连接传统的并串电路和串并电路，而第一感测放大器可直接连接第一对齐电路，第一感测放大器并行输出数据宽度等于存储器101的数据宽度，存储器101的数据宽度等于物理层103的双数据速率物理层接口总线(dfibus)的写入线(或读取线)数据宽度，也等于控制器105的数据宽度和所述高级可拓展接口总线的写入数据总线(或读取数据总线)数据宽度。从另一角度观之，当确认存储器101与逻辑电路102应用环境中的高级可拓展接口总线的写入数据总线(或读取数据总线)数据宽度后，透过控制信号sb0-sb4的设定，可以使存储器101的数据宽度等于物理层103的双数据速率物理层接口总线(dfibus)的写入线(或读取线)数据宽度，也等于控制器105的数据宽度和所述高级可拓展接口总线的写入数据总线(或读取数据总线)数据宽度。此外，本发明不限于存储器101包括m个第二感测放大器，且也不限于图7所示的控制信号sb0-sb4的组态。此外，本发明也不限于所述控制信号sb0-sb4的数目，也就是说，本发明可以有比控制信号sb0-sb4的数目更多或更少的控制信号。

表1

此外，请参照图8。图8是本发明的另一实施例所公开的存储器801的示意图，其中存储器801与存储器101的差别在于存储器801包括4个存储区块b0-b3，存储区块b0-b3的每一存储区块就是存储器101的所述单元阵列。但是，本发明并不受限于存储器801包括4个存储区块b0-b3(也就是说，存储器801可包括多个存储区块)。此外，为了简化，m个第二感测放大器blsa和n个第一感测放大器dlsa未示于图8中。

如表2和图8所示，当控制信号sb0-sb4是0/0/0/1/0时，存储器801的一特定存储区块的256个第二感测放大器(未显示)可根据控制信号sb0-sb4电连接至256个第一感测放大器(未显示)，所以通过所述256个连接的第二感测放大器和所述256个第一感测放大器，256位数据可以从存储器801的所述特定存储区块被第一对齐电路1011读取出来，或通过所述256个连接的第二感测放大器和所述256个第一感测放大器，256位数据可以被第一对齐电路1011写入至存储器801的所述特定存储区块。另外，存储器801的所述特定存储区块可被其他信号选择出来，例如区块选择信号。也就是说，如表2所示，根据所述256个第一感测放大器，存储器801的选定的存储区块的数据宽度可以被调整为等于256。此外，因为4个存储区块b0-b3是彼此独立的，所以存储器801的数据宽度(也就是存储器801的所述输入/输出数据总线的宽度)也等于256。此外，在本发明的其他实施例中，根据控制信号sb0-sb4(0/0/0/1/0)，控制器105的数据宽度和所述双数据速率物理层接口总线的写入线(或读取线)数据宽度都等于256。

此外，对应于控制信号sb0-sb4(0/0/1/0/0)、(0/0/0/1/1)、(0/0/0/0/1)、(0/0/0/0/0)的存储器801的所述每一存储区块的其他数据宽度，和存储器801的其他数据宽度可参照表2，所以在此不再赘述。此外，本发明并不受限于图8所示的控制信号sb0-sb4的组态。

表2

此外，请参照图9。图9是本发明的另一实施例所公开的存储器901的示意图，其中存储器901与存储器801的差别在于存储区块b0、b1是包括在区块组bg0中，以及存储区块b2、b3是包括在区块组bg1中。但本发明并不受限于区块组bg0包括存储区块b0、b1，以及区块组bg1包括存储区块b2、b3。举例来说，所有区块b0、b1、b2、b3可以被分在一区块组bgx中。

以区块组bg0为例，一第一组感测放大器耦接于所述数据线且一第二组感测放大器耦接于所述数据线，其中所述第一组感测放大器对应于存储区块b0，用以并行输出多个第一数据，所述第二组感测放大器对应于存储区块b1，用以并行输出多个第二数据，所述第一组感测放大器和所述第二组感测放大器就是先前提及的第一感测放大器(也就是dlsa)。此外，一第三组感测放大器耦接于所述位线，且配置在存储区块b0和所述第一组感测放大器之间，一第四组感测放大器耦接于所述位线，且配置在存储区块b1和所述第二组感测放大器之间，其中所述第三组感测放大器和所述第四感测放大器就是先前提及的第二感测放大器(也就是blsa)。

因此，如表3和图9所示，当控制信号sb0-sb4是0/1/0/1/0时，根据控制信号sb0-sb4，对应一特定区块组(例如区块组bg0)的每一存储区块的128个第二感测放大器，电连接于对应所述特定区块组的每一存储区块的128个第一感测放大器，所以通过所述256个被连接的第二感测放大器和所述256个第一感测放大器，256位数据可被第一对齐电路1011从所述特定区块组中读取出来(因为第一对齐电路1011可通过对应一存储区块的128个被连接的第二感测放大器和128个第一感测放大器，从所述特定区块组的所述存储区块，读取所述256位数据的128位数据，且第一对齐电路1011可通过对应另一存储区块的另外128个被连接的第二感测放大器和另外128个第一感测放大器，从所述特定区块组的所述另一存储区块，读取所述256位数据的另外128位数据)，或所述256位数据可通过所述256个被连接的第二感测放大器和所述256个第一感测放大器，被第一对齐电路1011写入至所述特定区块组(因为第一对齐电路1011可通过对应一存储区块的128个被连接的第二感测放大器和128个第一感测放大器，将所述256位数据的128位数据写入至所述特定区块组的所述存储区块，且第一对齐电路1011可通过对应另一存储区块的另外128个被连接的第二感测放大器和另外128个第一感测放大器，将所述256位数据的另外128位数据写入至所述特定区块组的所述另一存储区块)。也就是说，如表3所示，根据所述128个第一感测放大器，所述特定区块组的每一存储区块的数据宽度是限定于等于128。此外，因为所述存储区块b0、b1是包括在区块组bg0中，所以存储器901的数据宽度(也就是存储器901的所述输入/输出数据总线的宽度)等于所述特定区块组的所有存储区块的数据宽度的总和(也就是128+128＝256)。且相较于图8，可用的存储区块将会减少一半。

因为不需连接传统的并串电路和串并电路，而第一感测放大器可直接连接第一对齐电路，存储器101的数据宽度等于物理层103的双数据速率物理层接口总线(dfibus)的写入线(或读取线)数据宽度，也等于控制器105的数据宽度和所述高级可拓展接口总线的写入数据总线(或读取数据总线)数据宽度。从另一角度观之，当确认存储器101与逻辑电路102应用环境中的高级可拓展接口总线的写入数据总线(或读取数据总线)数据宽度后，透过控制信号sb0-sb4的设定，可以使存储器101的数据宽度等于物理层103的双数据速率物理层接口总线(dfibus)的写入线(或读取线)数据宽度，也等于控制器105的数据宽度和所述高级可拓展接口总线的写入数据总线(或读取数据总线)数据宽度。此外，对应于控制信号sb0-sb4(0/1/0/0/0)、(0/1/0/0/1)、(0/1/0/1/1)、(0/0/0/0/0)的存储器901的所述每一存储区块的其他数据宽度，可参照表3，所以在此不再赘述。此外，本发明并不受限于图9所示的控制信号sb0-sb4的组态。

表3

综上所述，本发明所公开的存储系统包括存储器和逻辑电路。所述存储器包括所述多个第一衬垫和所述第一对齐电路，用以并行传输一数据组至一存储器输入/输出数据总线，或从所述存储器输入/输出数据总线并行接收所述数据组。所述存储器的所述多个第一感测放大器可直接耦接于所述第一对齐电路，且传统存储器中的串行串并/串行并串转换电路可被省略。因此，所述存储器输入/输出数据总线的宽度更宽。再者，所述逻辑电路包括所述控制器和所述物理层，其中所述物理层包括所述多的第二衬垫和所述第二对齐电路，也用以并行传输所述数据组或并行接收所述数据组。同样地，传统物理层中的串并/并串转换电路可被省略。所述控制器并行传输所述数据组至一系统总线(例如高级可拓展接口总线)或从所述系统总线并行接收所述数据组。而且，所述存储器输入/输出数据总线的宽度等于所述高级可拓展接口总线的所述读取数据总线(或写入数据总线)。因此，这样的存储器是一直接接口宽总线(directinterfacewidebus，dwb)存储器或随机存取存储器(ram)。相较于现有技术，所述直接接口宽总线存储系统/随机存取存储系统的耗电量、存取延迟、和面积都可被减少，且所述存储系统的读取/写入窗口容限(windowmargins)能被改善。

以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。