存储装置及其读取方法与流程

[0001]
本发明总体上涉及存储装置及其读取方法，以及更具体地，涉及用于校正相邻存储单元之间的耦合效应的存储装置及其读取方法。


背景技术：

[0002]
在对存储单元进行编程时，尤其对于多电平单元而言，常常采用增量步进脉冲编程。增量步进脉冲编程能够利用递增电压脉冲向电荷存储元件，例如浮栅或电荷捕获层中注入电子，从而提高存储单元的阈值电压来存储信息。
[0003]
研究发现，在不同时间处被编程的相邻存储单元之间存在耦合效应。如图1中所示，以2
×
2的存储单元阵列为例，首先，对连接至字线wl(n)的存储单元a、b进行编程，编程后其阈值电压分别为vt(n_1)和vt(n_2)。然后，对连接至相邻字线wl(n+1)的存储单元a、b进行编程，编程后其阈值电压分别为vt(n+1_1)和vt(n+1_2)。在对连接至字线wl(n+1)的存储单元a、b进行编程之后，存储单元a的阈值电压受存储单元a上的电荷影响，其阈值电压偏移为vt(n_1)
’
，并且存储单元b的阈值电压受存储单元b上的电荷影响，其阈值电压偏移为vt(n_2)'。其中，存储单元a、b的阈值电压的偏移量可以由以下公式(1)表示：
[0004]
vt(n_1)'-vt(n_1)＝c*vt(n+1_1)；
[0005]
vt(n_2)'-vt(n_2)＝d*vt(n+1_2)；
ꢀꢀꢀ
(1)
[0006]
其中，c、d为大于零的常数。从上述公式(1)可以看出，先编程的存储单元的阈值电压偏移量与其相邻的后编程的存储单元的阈值电压的大小成比例，后编程的存储单元的阈值电压越大，其相邻的先编程的存储单元的阈值电压的偏移量越大。
[0007]
在读取操作中，通过施加至字线的读取电压来确定存储单元的阈值电压，从而获得存储单元中存储的信息。在存储单元的阈值电压存在偏移的情况下，不能正确读取存储单元中存储的信息。随着存储单元的尺寸持续缩小，字线的厚度以及相邻字线之间的距离越来越小，这意味着相邻存储单元之间的耦合效应越来越严重。因此，需要一种能够校正相邻存储单元之间的耦合效应的存储装置及其读取方法。


技术实现要素：

[0008]
根据本公开的实施例，提供了一种存储装置，包括：存储单元阵列，所述存储单元阵列包括以行和列布置的多个存储单元，位于同一行上的存储单元连接至一条字线并且位于同一列上的存储单元连接至一条位线；以及控制单元，所述控制单元耦接至所述存储单元阵列并且所述控制单元被配置为：基于连接至选定字线的多个存储单元的阈值电压将所述连接至选定字线的多个存储单元分为多个组；在读取连接至所述选定字线的相邻字线的多个存储单元时，基于所述多个存储单元的分组信息对耦合至每一条位线的感测节点(so)进行预放电以使其下降预定的电压，其中，连接至所述相邻字线的多个存储单元是在连接至所述选定字线的多个存储单元被编程之前被编程的；以及对所述相邻字线施加读取电压以读取连接至所述相邻字线的多个存储单元的存储信息。
[0009]
在一些实施例中，所述控制单元还被配置为通过调整对所述so进行预放电的放电电流和放电时间中的至少一个来使所述so下降预定的电压。
[0010]
在一些实施例中，所述控制单元还被配置为存储所述多个存储单元的分组信息。
[0011]
在一些实施例中，所述多个存储单元的分组信息存储在连接至所述so的锁存器中。
[0012]
在一些实施例中，所述存储装置是3d nand存储装置。
[0013]
根据本公开的实施例，提供了一种用于读取存储装置的方法，所述存储装置包括以行和列布置的多个存储单元，位于同一行上的存储单元连接至一条字线并且位于同一列上的存储单元连接至一条位线，所述方法包括：基于连接至选定字线的多个存储单元的阈值电压将所述连接至选定字线的多个存储单元分为多个组；在读取连接至所述选定字线的相邻字线的多个存储单元时，基于所述多个存储单元的分组信息对耦合至每一条位线的感测节点(so)进行预放电以使其下降预定的电压，其中，连接至所述相邻字线的多个存储单元是在连接至所述选定字线的多个存储单元被编程之前被编程的；以及对所述相邻字线施加读取电压以读取连接至所述相邻字线的多个存储单元的存储信息。
[0014]
在一些实施例中，通过调整对所述so进行预放电的放电电流和放电时间中的至少一个来使所述so下降预定的电压。
[0015]
在一些实施例中，还包括存储所述多个存储单元的分组信息。
[0016]
在一些实施例中，所述多个存储单元的分组信息存储在连接至所述so的锁存器中。
[0017]
在一些实施例中，所述存储装置是3d nand存储装置。
[0018]
根据本公开的实施例，提供了一种计算机可读存储介质，在其上存储有程序代码，当所述程序代码由处理器执行时，使得所述处理器执行根据本发明的方法。
附图说明
[0019]
附图被并入本文并形成说明书的一部分，例示了本公开的实施例并与说明书一起进一步用以解释本公开的原理，并使相关领域的技术人员能够做出和使用本公开。
[0020]
图1示出了相邻存储单元之间存在耦合效应的示意图。
[0021]
图2示出了用于校正相邻存储单元之间存在的耦合效应的方法的示意图。
[0022]
图3示出了根据本发明实施例的一种用于读取存储装置的方法的流程图；以及
[0023]
图4示出了根据本发明实施例的一种存储装置的示意图。
[0024]
将参考附图描述各实施例。
具体实施方式
[0025]
现在将参考示例实施方式讨论本文描述的主题。应该理解，讨论这些实施方式只是为了使得本领域技术人员能够更好地理解从而实现本文描述的主题，并非是对权利要求书中所阐述的保护范围、适用性或者示例的限制。可以在不脱离本说明书内容的保护范围的情况下，对所讨论的元素的功能和排列进行改变。各个示例可以根据需要，省略、替代或者添加各种过程或组件。例如，所描述的方法可以按照与所描述的顺序不同的顺序来执行，以及各个步骤可以被添加、省略或者组合。另外，相对一些示例所描述的特征在其它例子中
也可以进行组合。
[0026]
要指出的是，在说明书中提到“一个实施例”、“实施例”、“一些实施例”等表示所述的实施例可包括特定的特征、结构或特性，但未必每个实施例都包括该特定特征、结构或特性。此外，这样的措辞用语未必是指相同的实施例。另外，在结合实施例描述特定的特征、结构或特性时，结合明确或未明确描述的其它实施例实现此类特征、结构或特性应在相关领域技术人员的知识范围之内。
[0027]
尽管将参考二维存储器件来描述本发明的实施例，但应当理解，本发明创造性概念的实施例不限于此配置，而是还可以应用于三维存储器件，例如3d nand存储器件。另外，在不脱离本发明的范围的情况下，本发明适用于其他非易失性存储器件，例如电可擦除可编程rom(eeprom)、nor闪存、相变ram(pram)、磁ram(mram)、电阻ram(rram)、铁电ram(fram)等。
[0028]
在根据本发明的存储单元中，电荷存储元件可以是浮栅晶体管或电荷捕获晶体管，并且可以是单电平单元(slc)类型、多电平单元(mlc)类型、三电平单元(tlc)类型、四电平单元(qlc)或更多电平单元类型，每个存储单元可以保持q个可能状态之一，其中q是等于或大于2的整数，例如，对于tlc，q＝8。q个可能状态包括擦除状态s(0)和编程状态s(1)至s(q-1)，例如，tlc的八个可能状态可以包括擦除状态s(0)和编程状态s(1)至s(7)，其中，编程状态s(1)是最低的编程状态，而编程状态s(7)是最高的编程状态。
[0029]
tlc具有分别与擦除状态s(0)和编程状态s(1)至s(7)相对应的8个阈值电压分布vt(0)至vt(7)。在读取操作中，可以将非选定字线驱动至读取通过电压vread，并且可以将选定字线wl(n+1)驱动至读取电平vr(q)。读取通过电压vread可以超过最高编程状态下存储单元的最大阈值电压，以确保所有非选定存储单元导通，仅留下选定存储单元的状态来使用读取电平vr(q)确定。
[0030]
具体的，在读取操作中，对选定存储单元依次施加不同的读取电压vr(q)，可以将读取电平vr(q)设置在状态s(q-1)的阈值电压分布的最大阈值电压和状态s(q)的阈值电压分布的最小阈值电压之间，以便区分每个存储单元中的阈值电压。如果施加的读取电压vr(q)不够，选定存储单元不导通，则串联至位线的感测节点(so)几乎不放电，结果so剩下的so电压也高；接下来，继续施加下一读取电压vr(q)，直到所施加的读取电压使得选定存储单元导通，so放电，放电结束后剩下的so电压与选定存储单元的阈值电压有关。通过确定放电结束后的so电压落入tlc的8种状态的阈值电压分布vt(0)至vt(7)中的哪一个可以确定选定存储单元中存储的信息。
[0031]
图2示出了一种用于读取存储装置的方法的示意图，该读取方法能够校正相邻存储单元之间存在的耦合效应。在图2所示的读取方法中，先读取连接至字线wl(n+1)的存储单元a、b中存储的信息。根据存储单元a、b的阈值电压将其分成两组。如果存储单元的阈值电压大于预定值，则该存储单元属于第一组；如果存储单元的阈值电压小于预定值，则该存储单元属于第二组。如图2所示，存储单元a属于第一组并且存储单元b属于第二组。在一个实施例中，该预定值可以为tlc的阈值电压分布vt(3)的最大阈值电压和阈值电压分布vt(4)的最小阈值电压之间的一电压值。在另一实施例中，该预定值可以为tlc的阈值电压分布vt(2)的最大阈值电压和阈值电压分布vt(3)的最小阈值电压之间的一电压值。
[0032]
由于后编程的存储单元a、b影响其相邻的先编程的存储单元a、b的阈值电压，并且
先编程的存储单元a、b的阈值电压偏移量与后编程的存储单元a、b的阈值电压大小成比例。如上所述，属于第一组的存储单元a对其相邻的存储单元a的阈值电压影响更大，并且属于第二组的存储单元b对其相邻的存储单元b的阈值电压影响更小。在这种情况下，为了正确读取存储单元a、b中存储的信息，不能通过对字线wl(n)施加同一读取电压vr(q)来同时读取存储单元a、b中存储的信息，而只能在读取存储单元a、b中存储的信息时根据存储单元a、b的阈值电压偏移量分别施加不同的读取电压vr(q)，从而去除存储单元a、b的阈值电压偏移引起的读取误差。具体的，在读取存储单元a时，根据存储单元a的阈值电压偏移量施加第一读取电压vr(q1)；在读取存储单元b时，根据存储单元b的阈值电压偏移量施加第二读取电压vr(q2)。
[0033]
这样一来，读取如图2所示的2
×
2的存储单元阵列需要三次读取操作，即，第一次读取后编程的存储单元a、b中存储的信息，第二次读取先编程的存储单元a中存储的信息，并且第三次读取先编程的存储单元b中存储的信息。对于本领域技术显而易见的是，如果连接至字线wl(n+1)的存储单元被分成更多的组，则需要更多次的读取操作，因为在读取连接至字线wl(n)的先被编程的存储单元时，需要根据连接至字线wl(n+1)的后被编程的存储单元的分组信息来分别施加不同的读取电压vr(q)。因此，对于图2所示的读取方法来说，虽然能够校正相邻存储单元之间的耦合效应，但是读取速度较慢。
[0034]
图3示出了根据本发明实施例的一种用于读取存储装置的方法300的流程图，存储装置包括以行和列布置的多个存储单元，位于同一行上的存储单元连接至一条字线并且位于同一列上的存储单元连接至一条位线。利用图3所示的读取方法300，不仅能够校正相邻存储单元之间的耦合效应，而且读取速度块。
[0035]
与图2中所示的读取方法相比，读取方法300在读取连接至选定字线的相邻字线的多个存储单元时，先基于连接至选定字线的多个存储单元的分组信息对耦合至每一条位线的感测节点(so)进行预放电以使其下降预定的电压，从而能够消除连接至该相邻字线的各存储单元的阈值电压因连接至后被编程的选定字线的存储单元的阈值电压导致的偏移。在通过预放电操作消除连接至相邻字线的各存储单元的阈值电压的偏移之后，能够对该相邻字线施加相同的读取电压来读取连接至该相邻字线的各存储单元中存储的信息。
[0036]
读取方法300包括步骤s310至s330。步骤s310用于基于连接至选定字线的多个存储单元的阈值电压将连接至该选定字线的多个存储单元分为多个组。步骤s320用于进行预放电操作以消除连接至该选定字线的相邻字线的各存储单元因其相邻的后被编程的存储单元导致的阈值电压偏移。步骤s330用于在预放电之后对该相邻字线施加读取电压来读取连接至该相邻字线的多个存储单元中存储的信息。步骤s310至s330说明如下：
[0037]
步骤s310：基于连接至选定字线的多个存储单元的阈值电压将所述连接至选定字线的多个存储单元分为多个组。仍以图2所示的2
×
2的存储单元阵列为例，连接至字线wl(n+1)的存储单元a、b是在连接至字线wl(n)的存储单元a、b被编程之后被编程的。与图2所示的读取方法一样，在通过对字线wl(n+1)施加读取电压读取存储在存储单元a、b中存储的信息之后，根据存储单元a、b的阈值电压将其分成两组。如果存储单元的阈值电压大于预定值，则该存储单元属于第一组；如果存储单元的阈值电压小于预定值，则该存储单元属于第二组。如图2所示，存储单元a属于第一组并且存储单元b属于第二组。在一个实施例中，在将连接至选定字线的多个存储单元分为多个组之后，存储所述多个存储单元的分组信息。
[0038]
步骤s320：在读取连接至选定字线的相邻字线的多个存储单元时，基于所述多个存储单元的分组信息对耦合至每一条位线的感测节点(so)进行预放电以使其下降预定的电压，其中，连接至所述相邻字线的多个存储单元是在连接至所述选定字线的多个存储单元被编程之前被编程的。与图2中所示的在读取连接至字线wl(n+1)的存储单元a、b中存储的信息之后分别施加不同的读取电压来读取连接至字线wl(n)存储单元a、b中存储的信息不同，读取方法300先基于连接至选定字线的多个存储单元的分组信息对耦合至每一条位线的感测节点(so)进行预放电以使其下降预定的电压。
[0039]
例如，属于第一组的存储单元a的阈值电压高，则存储单元a导致与其相邻的先被编程的存储单元a的阈值电压偏移更大(即，存储单元a的阈值电压升高更大)，存储单元a的阈值电压升高将导致在读取存储单元a中存储的信息时耦合至存储单元a的感测节点so少放电，例如少放电0.5伏；属于第二组的存储单元b的阈值电压低，则存储单元b导致与其相邻的先被编程的存储单元b的阈值电压偏移更小(即，存储单元b的阈值电压升高更小)，存储单元b的阈值电压升高将导致在读取存储单元b中存储的信息时耦合至存储单元b的感测节点so少放电，例如少放电0.2伏。
[0040]
在这种情况下，通过分别耦合至图2中所示的位线bl(m)和bl(n)的感测节点so执行预放电操作，使得耦合至位线bl(m)和bl(n)的感测节点so分别放电0.5伏和0.2伏，从而消除了连接至字线wl(n)的存储单元a、b因其相邻的后被编程的存储单元a、b导致的阈值电压偏移。在一个实施例中，通过调整对所述so进行预放电的放电电流和放电时间中的至少一个来使耦合至位线bl(m)和bl(n)的感测节点so分别放电0.5伏和0.2伏。
[0041]
步骤s330：对相邻字线施加读取电压以读取连接至所述相邻字线的多个存储单元的存储信息。与图2中所示的读取方法不同，因为消除了连接至字线wl(n)的存储单元a、b因其相邻的后被编程的存储单元a、b导致的阈值电压偏移，所以能够对字线wl(n)施加相同的读取电压来读取存储单元a、b中存储的信息。
[0042]
这样一来，读取如图2所示的2
×
2的存储单元阵列只需要两次读取操作，即，先读取后被编程的存储单元a、b中存储的信息，然后基于存储单元a、b的分组信息执行预放电，再读取先被编程的存储单元a、b中存储的信息。因为可以同时对耦合至位线bl(m)和bl(n)的感测节点so执行预放电操作并且执行预放电操作的时间远小于读取存储单元中存储的信息所花的时间，所以读取方法300不仅能够校正相邻存储单元之间的耦合效应，而且与图2中所示的方法相比快得多。
[0043]
图4示出了一种根据本发明实施例的存储装置100的示意图。存储装置100包括控制单元200和存储单元阵列300。存储单元阵列300包括以m行和n列形式布置的多个存储单元。位于同一行上的存储单元连接至一条字线wl并且位于同一列上的存储单元连接至一条位线bl。控制单元200经由字线wl(1)至wl(m)、行解码器(未示出)连接至各存储单元，并且控制单元200经由位线bl(1)至bl(n)、列解码器(未示出)连接至各存储单元。
[0044]
控制单元200可以与外部主机通信以接收要存储在存储单元阵列300中的数据，并且传送从存储单元阵列300读取的数据。控制单元200可以从外部主机接收命令、地址或数据，并且生成行地址信号、列地址信号和电压控制信号。在一些实施例中，控制单元200根据生成的行地址信号来选择适当的字线wl(n)，并且将各种电压提供给选定字线wl(n)、非选定字线wl(1)至wl(n-1)，wl(n+1)至wl(m)，以用于读取、编程或擦除操作，n是整数，并且1≤
n≤m。在一些实施例中，控制单元200可以在读取操作中将读取电压施加至字线wl(n)，并且控制控制单元200根据生成的列地址信号来选择一条或多条位线bl(p)，并且1≤p≤n。
[0045]
在如图4所示的存储装置100中，包括分别耦合至位线bl(1)至bl(n)的感测节点so(1)至so(n)。在一个实施例中，感测节点so(1)至so(n)包括电容器。在读取操作中，控制单元200对选定字线依次施加不同的读取电压，通过确定放电结束后感测节点so的电压落入在连接至选定字线的存储单元的阈值电压分布中的哪一个来确定选定存储单元中存储的信息。
[0046]
在如图4所示的存储装置100中，控制单元200可以被配置为：基于连接至选定字线的多个存储单元的阈值电压将所述连接至选定字线的多个存储单元分为多个组；在读取连接至所述选定字线的相邻字线的多个存储单元时，基于所述多个存储单元的分组信息对耦合至每一条位线的感测节点(so)进行预放电以使其下降预定的电压，其中，连接至所述相邻字线的多个存储单元是在连接至所述选定字线的多个存储单元被编程之前被编程的；以及对所述相邻字线施加读取电压以读取连接至所述相邻字线的多个存储单元的存储信息。
[0047]
例如，控制单元200先读取连接至字线wl(m)的后被编程的各存储单元中存储的信息，并且基于连接至字线wl(m)的各存储单元的阈值电压将其分为多个组。在一个实施例中，可以基于连接至字线wl(m)的各存储单元的阈值电压将其分为两组。在存储单元为三电平单元(tlc)的情况下，如果连接至字线wl(m)的存储单元的阈值电压大于预定值，则该存储单元属于第一组；如果存储单元的阈值电压小于预定值，则该存储单元属于第二组，该预定值可以为tlc的阈值电压分布vt(3)的最大阈值电压和阈值电压分布vt(4)的最小阈值电压之间的一电压值。
[0048]
然后基于连接至字线wl(m)的各存储单元的分组信息对耦合至每一条位线的感测节点(so)进行预放电以使其下降预定的电压。例如，如果连接至字线wl(m)的存储单元c(m,1)属于第一组，则使得耦合至位线bl(1)的感测节点so(1)预放电以使其下降预定的电压，例如0.5伏；如果连接至字线wl(m)的存储单元c(m,n)属于第二组，则使得耦合至位线bl(n)的感测节点so(n)预放电以使其下降预定的电压，例如0.2伏。对于本领域技术人员显而易见的是，上述0.5伏、0.2伏只是示例，并非用来限定本发明。
[0049]
在如图4所示的存储装置100中，预放电可以通过预放电支路(1)至预放电支路(n)完成。具体的，通过各预放电支路中的使能信号以及连接至各感测节点so的锁存器中所存储的连接至字线wl(m)的各存储单元的分组信息，使得预放电支路中的开关晶体管nmos1和nmos2导通或截止，来调整对感测节点so(1)至感测节点so(n)进行预放电的放电电流和放电时间中的至少一个，进而使感测节点so(1)至感测节点so(n)下降预定的电压。在一个实施例中，可以通过控制单元200控制使能信号(1)至使能信号(n)的定时来控制放电时间。在一个实施例中，可以通过使得感测节点so(1)至感测节点so(n)具有一个或多个预放电支路来分别控制感测节点so(1)至感测节点so(n)的放电电流。在一个实施例中，可以控制对感测节点so(1)至感测节点so(n)进行预放电的放电电流和放电时间中的二者来使感测节点so(1)至感测节点so(n)下降预定的电压。在一些实施例中，各预放电支路中的开关晶体管nmos1、nmos2以及锁存器可以包括在控制单元200中。
[0050]
在对耦合至每一条位线的感测节点so(1)至感测节点so(n)进行预放电以使其下降预定的电压之后，可以对字线wl(m-1)施加读取电压以读取连接至字线wl(m-1)的先被编
程的各存储单元中存储的信息。
[0051]
根据本发明实施例的存储装置100不仅能够校正相邻存储单元之间的耦合效应，而且读取速度块。
[0052]
根据一个实施例，提供了一种计算机可读存储介质，在其上存储有程序代码，当所述程序代码由处理器执行时，使得所述处理器能够执行本说明书结合图1-4描述的各个实施例中的各种操作和功能。具体地，可以提供配有可读存储介质的系统或者装置，在该可读存储介质上存储着实现上述实施例中任一实施例的功能的软件程序代码，且使该系统或者装置的计算机或处理器读出并执行存储在该可读存储介质中的指令。
[0053]
可读存储介质的实施例包括软盘、硬盘、磁光盘、光盘(如cd-rom、cd-r、cd-rw、dvd-rom、dvd-ram、dvd-rw、dvd-rw)、磁带、非易失性存储卡和rom。可选择地，可以由通信网络从服务器计算机上或云上下载程序代码。
[0054]
需要说明的是，上述各流程和各系统结构图中不是所有的步骤和单元都是必须的，可以根据实际的需要忽略某些步骤或单元。各步骤的执行顺序不是固定的，可以根据需要进行确定。上述各实施例中描述的装置结构可以是物理结构，也可以是逻辑结构，即，有些单元可能由同一物理实体实现，或者，有些单元可能分由多个物理实体实现，或者，可以由多个独立设备中的某些部件共同实现。
[0055]
已经结合各种装置和方法描述了控制单元。所述控制单元可以使用电子硬件、计算机软件或其任意组合来实施。所述控制单元是实施为硬件还是软件将取决于具体的应用以及施加在系统上的总体设计约束。作为示例，本公开中给出的控制单元、控制单元的任意部分、或者控制单元的任意组合可以实施为微处理器、微控制器、数字信号处理器(dsp)、现场可编程门阵列(fpga)、可编程逻辑器件(pld)、状态机、门逻辑、分立硬件电路、以及配置用于执行在本公开中描述的各种功能的其它适合的处理部件。本公开给出的控制单元、控制单元的任意部分、或者控制单元的任意组合的功能可以实施为由微处理器、微控制器、dsp或其它适合的平台所执行的软件。
[0056]
本公开内容的上述描述被提供来使得本领域任何普通技术人员能够实现或者使用本公开内容。对于本领域普通技术人员来说，对本公开内容进行的各种修改是显而易见的，并且，也可以在不脱离本公开内容的保护范围的情况下，将本文所定义的一般性原理应用于其它变型。因此，本公开内容并不限于本文所描述的示例和设计，而是与符合本文公开的原理和新颖性特征的最广范围相一致。