非易失性存储器件和非易失性存储系统的制作方法

1.本发明构思涉及非易失性存储器件、包括该非易失性存储器件的非易失性存储系统及其制造方法。更具体地，本发明构思涉及一种在基板中包括虚设图案的非易失性存储器件、包括该非易失性存储器件的非易失性存储系统及其制造方法。


背景技术：

2.半导体存储器件可以大致地分为易失性存储器件和非易失性存储器件。为了满足消费者对高性能和相对便宜的价格的需求，非易失性存储器件的集成密度一直在增加。然而，在二维或平面存储器件的情况下，集成密度由单位存储单元占据的面积决定。因此，已经开发了单位存储单元垂直排列的三维存储器件，以提供高集成密度，同时减小单位存储单元的尺寸。


技术实现要素：

3.本发明构思的各方面提供了一种用于防止翘曲发生的非易失性存储器件。
4.本发明构思的各方面还提供了一种用于防止翘曲发生的非易失性存储系统。
5.本发明构思的各方面还提供了一种非易失性存储器件制造方法，其能够制造用于防止翘曲发生的非易失性存储器件。
6.根据本发明构思的实施例，一种非易失性存储器件包括上绝缘层。第一基板位于所述上绝缘层上。上层间绝缘层位于所述第一基板上。多条字线在第一方向上堆叠在所述第一基板上，并延伸穿过所述上层间绝缘层的一部分。下层间绝缘层位于所述上层间绝缘层上。第二基板位于所述下层间绝缘层上。下绝缘层位于所述第二基板上。虚设图案由填充材料构成。所述虚设图案设置在形成于所述第一基板和所述第二基板中的至少一者中的沟槽中。所述沟槽形成在所述上绝缘层与所述第一基板相接的表面和所述下绝缘层与所述第二基板相接的表面中的至少一者上。
7.根据本发明构思的实施例，一种非易失性存储器件包括上绝缘层。第一基板位于所述上绝缘层上。上层间绝缘层位于所述第一基板上。多条字线在第一方向上堆叠在所述第一基板上，并延伸穿过所述上层间绝缘层的一部分。沟道结构在所述第一方向上延伸以穿透所述多条字线以及所述上层间绝缘层的一部分。下层间绝缘层位于所述上层间绝缘层上。第二基板位于所述下层间绝缘层上。下绝缘层位于所述第二基板上。虚设图案由填充材料构成。所述虚设图案设置在形成于所述第一基板和所述第二基板中的至少一者中的沟槽中。所述沟槽形成在所述上绝缘层与所述第一基板相接的表面和所述下绝缘层与所述第二基板相接的表面中的至少一者上。
8.根据本发明构思的实施例，一种非易失性存储系统包括主基板。非易失性存储器件位于所述主基板上。控制器在所述主基板上电连接至所述非易失性存储器件。所述非易失性存储器件包括上绝缘层。第一基板位于所述上绝缘层上。上层间绝缘层位于所述第一基板上。多条字线在第一方向上堆叠在所述第一基板上，并延伸穿过所述上层间绝缘层的
一部分。下层间绝缘层位于所述上层间绝缘层上。第二基板位于所述下层间绝缘层上。下绝缘层位于所述第二基板上。虚设图案由填充材料构成。所述虚设图案设置在形成于所述第一基板和所述第二基板中的至少一者中的沟槽中。所述沟槽形成在所述上绝缘层与所述第一基板相接的表面和所述下绝缘层与所述第二基板相接的表面中的至少一者上。
附图说明
9.通过参考附图详细描述本发明构思的实施例，本发明构思的以上以及其他方面和特征将变得更加明显，其中：
10.图1是示出根据本发明构思的实施例的非易失性存储器件的截面图。
11.图2和图3是根据本发明构思的实施例的图1的区域cslr的放大截面图。
12.图4是根据本发明构思的实施例的图1的区域r的放大截面图。
13.图5是根据本发明构思的实施例的图1的区域r的另一放大截面图。
14.图6至图8的截面图示出了根据本发明构思的实施例的制造用于形成虚设图案的非易失性存储器件的方法的中间步骤。
15.图9至图11示出了根据本发明构思的实施例的图1的区域r的放大截面图。
16.图12至图15是根据本发明构思的实施例的非易失性存储器件的透视图。
17.图16至图17是根据本发明构思的实施例的非易失性存储器件的截面图。
18.图18是示出根据本发明构思的实施例的包括非易失性存储器件的非易失性存储系统的框图。
19.图19是示出根据本发明构思的实施例的包括非易失性存储器件的非易失性存储系统的透视图。
20.图20和图21是根据本发明构思的实施例的包括非易失性存储器件的非易失性存储封装件的沿图19的线i-i'截取的放大截面图和截面图。
具体实施方式
21.图1是示出根据本发明构思的实施例的非易失性存储器件的截面图。图2和图3是根据本发明构思的实施例的图1的区域cslr的放大截面图。
22.参考图1，根据本发明构思的实施例的非易失性存储器件400a可以具有芯片到芯片(c2c)结构。c2c结构可以指通过在第一晶片上制造包括单元区域cell的上芯片、在不同于第一晶片的第二晶片上制造包括外围电路区域peri的下芯片以及通过接合方法将上芯片和下芯片彼此连接而获得的结构。在实施例中，接合方法可以指将形成在上芯片的最上金属层上的接合金属电连接至形成在下芯片的最上金属层上的接合金属的方法。例如，在接合金属由铜(cu)形成的实施例中，接合方法可以是cu-cu接合方法，并且接合金属也可以由铝或钨形成。
23.如图1的实施例所示，非易失性存储器件400a的外围电路区域peri和单元区域cell可以均包括外部焊盘接合区域pa、字线接合区域wlba和位线接合区域blba。
24.外围电路区域peri可以包括第一基板210、层间绝缘层215、形成在第一基板210上的多个电路元件220a、220b和220c、连接至多个电路元件220a、220b和220c中的每一者的第一金属层230a、230b、230c和230d以及形成在第一金属层230a、230b、230c和230d上的第二
金属层240a、240b、240c和240d。在实施例中，第一金属层230a、230b、230c和230d可以由具有相对高的电阻的钨形成，并且第二金属层240a、240b、240c和240d可以由具有相对低的电阻的铜形成。然而，本发明构思的实施例不限于此。
25.在图1的实施例中，仅示出和描述了第一金属层230a、230b、230c和230d以及第二金属层240a、240b、240c和240d。然而，本发明构思的实施例不限于此。例如，在实施例中，一个或更多个附加金属层可以进一步形成在第二金属层240a、240b、240c和240d上。形成在第二金属层240a、240b、240c和240d上的一个或更多个金属层中的至少一些可以由具有比形成第二金属层240a、240b、240c和240d的铜低的电阻的铝等形成。
26.层间绝缘层215可以设置在第一基板210上，以覆盖多个电路元件220a、220b和220c、第一金属层230a、230b、230c和230d以及第二金属层240a、240b、240c和240d。在实施例中，层间绝缘层215可以包括绝缘材料，例如氧化硅或氮化硅。
27.如图1的实施例所示，下接合金属271b和272b可以形成在字线接合区域wlba中的第二金属层240b上。在字线接合区域wlba中，外围电路区域peri的下接合金属271b和272b可以通过接合方法电连接至单元区域cell的上接合金属371b和372b。在实施例中，下接合金属271b和272b以及上接合金属371b和372b可以由铝、铜、钨等形成。然而，本发明构思的实施例不限于此。
28.单元区域cell可以提供至少一个存储块。单元区域cell可以包括第二基板310和公共源极线320。多条字线331至338(330)可以沿着垂直于第二基板310的顶表面的厚度方向(例如，沿着z轴延伸的“z方向”)堆叠在第二基板310上。串选择线和接地选择线可以分别设置在字线330上方和下方，并且多条字线330可以设置在串选择线与接地选择线之间(例如，在z方向上)。诸如上层间绝缘层315的绝缘层可以设置在第二基板310上，并且可以与层间绝缘层215接触。上层间绝缘层可以在字线330之间延伸。字线330可以穿透上层间绝缘层的一部分(例如，在x方向上)。
29.在位线接合区域blba中，沟道结构ch可以基本上在z方向上延伸至第二基板310的顶表面，以穿透字线330、串选择线和接地选择线。
30.如图2和图3的实施例所示，沟道结构ch可以基本上在垂直方向(例如，z方向)上延伸，并且可以包括数据存储层397、沟道层390、掩埋绝缘层391等。沟道层390可以电连接至第一金属层350c和第二金属层360c，第一金属层350c和第二金属层360c设置在沟道层390的与第二基板310相对的表面上。例如，第一金属层350c可以是位线接触，并且第二金属层360c可以是位线。在实施例中，位线可以沿着平行于第二基板310的顶表面的第二方向(例如，沿着y轴延伸的“y方向”)延伸。
31.根据本发明构思的实施例的非易失性存储器件400a的第二基板310、公共源极线320和沟道结构ch可以形成为各种形状。根据本发明构思的实施例的非易失性存储器件400a的第二基板310和公共源极线320以及沟道结构ch的各种结构将在示出了区域cslr的放大图的以下图2和图3中示出。
32.图2和图3是用于解释图1的区域cslr的各种放大截面图。
33.参考图1至图3的实施例，沟道层390可以在第三方向(例如，z方向)上延伸。尽管图1至图3的实施例示出了具有堆叠杯形的沟道层390，但是本发明构思的实施例不限于此。例如，沟道层390可以具有各种形状，例如圆柱形、方形管状、实心柱形、单杯形等。在实施例
中，沟道层390可以包括半导体材料，例如选自单晶硅、多晶硅、有机半导体材料和碳纳米结构的至少一种化合物。然而，本发明构思的实施例不限于此。
34.数据存储层397可以介于沟道层390与字线330之间。例如，如图2至图3的实施例所示，数据存储层397可以沿着沟道层390的侧表面延伸。
35.在实施例中，数据存储层397可以形成为多层。例如，数据存储层397可以包括顺序地堆叠在沟道层390上的隧道绝缘层397a、电荷存储层397b和阻挡绝缘层397c。在实施例中，隧道绝缘层397a可以包括氧化硅或具有比氧化硅高的介电常数的高介电常数材料(例如，氧化铝(al2o3)或氧化铪(hfo2))。在实施例中，电荷存储层397b可以包括氮化硅。在实施例中，阻挡绝缘层397c可以包含氧化硅或具有比氧化硅的介电常数高的介电常数的高介电常数材料。在实施例中，数据存储层397还可以包括栅极绝缘层397d，栅极绝缘层397d沿着字线330的表面延伸并接触设置在字线330之间的绝缘层330i，例如上层间绝缘层。
36.在实施例中，沟道结构ch还可以包括掩埋绝缘层391。掩埋绝缘层391可以形成为填充具有杯形的沟道层390的内部。在实施例中，掩埋绝缘层391可以包括绝缘材料，例如氧化硅。然而，本发明构思的实施例不限于此。
37.公共源极线320可以被形成为连接至沟道结构ch的沟道层390。
38.如图2的实施例所示，沟道结构ch可以通过公共源极线320掩埋在第二基板310中。然而，本发明构思的实施例不限于此。公共源极线320可以连接至沟道层390的侧表面，同时穿透数据存储层397的一部分。
39.如图3的实施例所示，公共源极线320的至少一部分可以掩埋在第二基板310中。例如，在实施例中，公共源极线320可以通过选择性外延生长(seg)工艺自第二基板310形成。沟道结构ch可以连接至公共源极线320的顶表面，同时穿透信息存储层392的一部分(图1)。
40.返回参考图1的实施例，布置沟道结构ch、位线等的区域可以被定义为位线接合区域blba。在位线接合区域blba中，位线可以电连接至在外围电路区域peri中提供页面缓冲器393的电路元件220c。例如，如图1的实施例所示，位线可以连接至外围电路区域peri中的上接合金属371c和372c，并且上接合金属371c和372c可以连接至与页面缓冲器393的电路元件220c连接的下接合金属271c和272c。
41.在字线接合区域wlba中，字线330(331至337)可以沿着平行于第二基板310的顶表面的第一方向(例如，沿着x轴延伸的“x方向”)延伸。字线330(331至337)可以分别连接至多个单元接触插塞340(341至347)。字线330和单元接触插塞340可以在由沿着第一方向(例如，x方向)以不同长度延伸的至少一些字线330提供的焊盘中彼此连接。第一金属层350b和第二金属层360b可以顺序地连接至与字线330相连接的单元接触插塞340的顶部。在字线接合区域wlba中，单元接触插塞340可以通过单元区域cell的上接合金属371b和372b以及外围电路区域peri的下接合金属271b和272b连接至外围电路区域peri。
42.单元接触插塞340可以电连接至在外围电路区域peri中提供行译码器394的电路元件220b。在实施例中，提供行译码器394的电路元件220b的工作电压可以不同于提供页面缓冲器393的电路元件220c的工作电压。例如，在实施例中，提供页面缓冲器393的电路元件220c的工作电压可以大于提供行译码器1394的电路元件220b的工作电压。然而，本发明构思的实施例不限于此。
43.公共源极线接触插塞380可以设置在外部焊盘接合区域pa中。在实施例中，公共源
极线接触插塞380可以由诸如从金属、金属化合物或多晶硅中选择的至少一种材料的导电材料形成，并且可以电连接至公共源极线320。第一金属层350a和第二金属层360a可以顺序地堆叠在公共源极线接触插塞380上。例如，其中设置公共源极线接触插塞380、第一金属层350a和第二金属层360a的区域可以被定义为外部焊盘接合区域pa。
44.第一输入/输出焊盘205和第二输入/输出焊盘305可以设置在外部焊盘接合区域pa中。例如，如图1的实施例所示，下绝缘层201可以设置在第一基板210下方以覆盖第一基板210的底表面，并且第一输入/输出焊盘205可以形成在下绝缘层201上(例如，在z方向上直接形成在其上)。第一输入/输出焊盘205可以通过第一输入/输出接触插塞203连接至设置在外围电路区域peri中的多个电路元件220a、220b和220c中的至少一个，并且可以通过下绝缘层201与第一基板210分开。此外，侧绝缘层可以设置在第一输入/输出接触插塞203与第一基板210之间，以将第一输入/输出接触插塞203与第一基板210电隔离。
45.在实施例中，第一基板210和/或第二基板310可以包括基体基板和在基体基板上生长的外延层。然而，本发明构思的实施例不限于此，并且第一基板210和/或第二基板310可以不包括基体基板和外延层。例如，在实施例中，第一基板210和/或第二基板310可以仅包括基体基板而不包括外延层。在实施例中，第一基板210和/或第二基板310可以是硅基板、砷化镓基板、硅锗基板、陶瓷基板、石英基板、用于显示器的玻璃基板或绝缘体上半导体(soi)基板。在下文中，硅基板将被描述为第一基板210和/或第二基板310的示例。然而，本发明构思的实施例不限于此。
46.在根据本发明构思的实施例的非易失性存储器件400a中，可以执行减薄第一基板210或第二基板310中的至少一者的工艺(例如，减薄工艺)。例如，在实施例中，减薄基板的工艺可以通过化学机械抛光(cmp)工艺来执行。在另一示例中，减薄基板的工艺可以通过研磨工艺来执行。然而，本发明构思的实施例不限于此，并且减薄第一基板210或第二基板310中的至少一者的工艺(例如，减薄工艺)可以是能够减薄基板的任何工艺。
47.在根据本发明构思的实施例的非易失性存储器器件400a中，虚设图案d_p可以形成在已经经历对第一基板210或第二基板310中的至少一者进行减薄的工艺的基板中。
48.例如，在对第二基板310执行减薄基板的工艺的实施例中，可以通过在通过从第二基板310和上绝缘层301相接的表面执行蚀刻工艺而形成的沟槽中填充填充材料来形成虚设图案d_p。
49.由于在第二基板310中形成的虚设图案d_p，可以去除在根据本发明构思的实施例的非易失性存储器件400a处产生的翘曲。
50.在实施例中，填充材料可以是不同于形成第二基板310的材料的材料。然而，本发明构思的实施例不限于此。在实施例中，形成虚设图案d_p的填充材料可以是绝缘材料。例如，绝缘材料可以是包含氮化物材料的绝缘材料。
51.在实施例中，形成虚设图案d_p的填充材料可以是导电材料。例如，导电材料可以是包含钨(w)的导电材料。在实施例中，导电材料可以是具有低电阻的导电材料。在填充材料包含具有低电阻的导电材料的实施例中，虚设图案d_p可以去除或防止翘曲，并且第二基板310可以相对较薄。
52.将参照示出了区域r的放大图的图4详细描述形成在第二基板310上的虚设图案d_p。
53.图4是图1的区域r的放大截面图。作为参考，示出了区域r1的图4是区域r的实施例的各种放大截面图之一。
54.参考图4的实施例，虚设图案d_p形成在第二基板310中。然而，形成在第二基板310中的虚设图案d_p的数量和形状不限于图4的实施例中所示的那些，并且形成在第二基板310中的虚设图案d_p的数量和形状可以变化。
55.根据本发明构思的实施例的虚设图案d_p的最下端p0可以与上绝缘层301的最上端p1分开第一距离d1。如图4的实施例所示，第一距离d1可以是在z方向上的长度。在实施例中，第一距离d1可以在大约100纳米到大约200纳米的范围内。然而，本发明构思的实施例不限于此，并且第一距离d的大小可以变化。例如，在实施例中，第一距离d1可以是大约50纳米。
56.图5是图1的区域r的另一放大截面图。作为参考，示出了区域r1的图5是区域r的实施例的各种放大截面图之一。
57.参考图5的实施例，与图4的实施例的虚设图案不同，图5的实施例的虚设图案可以由包含多种材料的复合膜制成。例如，虚设图案可以包括第一虚设图案d_p1和第二虚设图案d_p2。然而，本发明构思的实施例不限于此，并且形成虚设图案的虚设图案的数量可以变化。例如，在实施例中，虚设图案还可以包括第三虚设图案、第四虚设图案等。
58.例如，在虚设图案由绝缘材料构成的实施例中，第一虚设图案d_p1可以由氮化物制成，并且第二虚设图案d_p2可以由氧化物制成。然而，本发明构思的实施例不限于此，并且形成第一虚设图案d_p1和第二虚设图案d_p2的材料可以变化。
59.在虚设图案由导电材料制成的实施例中，第一虚设图案d_p1可以由钨(w)制成，并且第二虚设图案d_p2可以由铝(al)制成。然而，本发明构思的实施例不限于此，并且形成第一虚设图案d_p1和第二虚设图案d_p2的材料可以变化。
60.如图5的实施例所示，第一虚设图案d_p1的最下端p0可以与上绝缘层301的最上端p1分开第一距离d1。在实施例中，第一距离d1可以在大约100纳米到大约200纳米的范围内。然而，本发明构思的实施例不限于此，并且第一距离d1可以变化。例如，在实施例中，第一距离d1可以是大约50纳米。
61.如图5的实施例所示，第二虚设图案d_p2的最下端可以在第三方向(例如，z方向)上高于第一虚设图案d_p1的最下端。
62.将参照图6至图8说明根据本发明构思的实施例的用于在非易失性存储器件中形成虚设图案d_p的方法。在下文中，为了便于解释，将省略与上述实施例中相似或相同的元件的重复描述。
63.图6至图8是示出了根据本发明构思的实施例的制造用于形成虚设图案的非易失性存储器件的方法的中间步骤的视图。作为参考，为了描述简单起见，作为示例，将描述根据本发明构思的实施例的非易失性存储器件的一部分。
64.首先，参考图6的实施例，在第二基板310上在第三方向(例如，z方向)上交替地堆叠公共源极线320、字线330(331-338)和绝缘层。在第三方向(例如，z方向)上延伸的沟道结构ch形成为穿透公共源极线320、字线330和绝缘层。然后依次形成电连接至沟道结构ch的第一金属层350c和第二金属层360c。
65.参考图7的实施例，通过蚀刻从第二基板310的最下端在第三方向(例如，z方向)上
形成沟槽t。
66.参考图8的实施例，用填充材料填充图7中的沟槽t以形成虚设图案d_p。在实施例中，可以然后通过在虚设图案d_p和第二基板310上形成上绝缘层301来制造非易失性存储器件400a。
67.图9至图11示出了图1的区域r的其他放大截面图。作为参考，示出区域r2的图9、示出区域r3的图10和示出区域r4的图11中的每一者都是图1的区域r的实施例的各种示例性放大截面图之一。
68.参考图9的实施例，在用填充材料填充图7的沟槽t的工艺中，沟槽t可以未被填充材料完全填充。在该实施例中，虚设图案d_p可以具有上绝缘层301穿进虚设图案d_p的形状。例如，如图9的实施例所示，上绝缘层301部分地穿透虚设图案d_p(例如，在z方向上)。
69.如图10的实施例所示，在用填充材料填充图7的沟槽t的工艺中，填充材料可以过度填充沟槽t，使得填充材料在第二基板310和上绝缘层301相接的表面上延伸。在该实施例中，虚设图案d_p可以具有虚设图案d_p穿进上绝缘层301的形状。
70.如图11的实施例所示，多个虚设图案d_p可以具有其最下端的深度彼此不同的形状。例如，多个虚设图案d_p中的一个虚设图案d_p可以被形成为使得其最下端p2与上绝缘层301的最上端p1分开第二长度d2的距离(例如，在z方向上的长度)。
71.此外，可以形成另一虚设图案d_p，使得其最下端p1与上绝缘层301的最上端p1分开第一长度d1的距离(例如，在z方向上的长度)。
72.例如，具有不同形状的多个虚设图案d_p可以包括在第二基板310中。
73.图12至图15是根据本发明构思的实施例的非易失性存储器件的透视图。
74.参考图12的实施例，非易失性存储器件的虚设图案d_p可以在字线切口w_c延伸的第二方向(例如，y方向)上纵向地延伸。然而，本发明构思的实施例不限于此。例如，在实施例中，虚设图案d_p可以在第二方向(例如，y方向)上延伸，并且可以与位线相交。在实施例中，虚设图案d_p可以在与多条字线延伸的方向相交的第二方向(例如，y方向)上延伸。
75.参考图13的实施例，非易失性存储器件的虚设图案d_p可以在与字线切口w_c延伸的方向相交的第一方向(例如，x方向)上延伸。在实施例中，虚设图案d_p可以在位线延伸的第一方向(例如，x方向)上延伸。然而，本发明构思的实施例不限于此。例如，在实施例中，虚设图案d_p可以在多条字线延伸的第一方向(例如，x方向)上延伸。
76.参考图14的实施例，非易失性存储器件的虚设图案d_p可以具有不连续的形状。例如，多个虚设图案d_p可以设置在第一基板210中，并且多个虚设图案d_p均可以彼此分离。
77.参考图15，根据一些实施例的非易失性存储器件的虚设图案d_p可以具有在第一方向(例如，x方向)和第二方向(例如，y方向)上延伸的形状。
78.然而，本发明构思的实施例不限于此，并且虚设图案d_p的方向和形状可以在任何方向上形成，并且可以是用于消除非易失性存储器件的翘曲的任何形状。
79.图16至图17是根据本发明构思的实施例的其他非易失性存储器件的截面图。
80.参考图16的实施例，非易失性存储器件400b与根据图1的实施例的非易失性存储器件400a的不同之处在于，虚设图案d_p仅形成在第一基板210处，而不形成在第二基板310中。
81.在根据本发明构思的实施例的非易失性存储器件400b中，可以执行减薄第一基板
210或第二基板310中的至少一者的工艺(例如，减薄工艺)。在实施例中，减薄基板的工艺可以通过化学机械抛光(cmp)工艺来执行。在实施例中，减薄基板的工艺可以通过研磨工艺来执行。然而，本发明构思的实施例不限于此。例如，减薄第一基板210或第二基板310中的至少一者的工艺(例如，减薄工艺)不限于上述工艺，并且可以是能够减薄基板的任何工艺。
82.在根据本发明构思的实施例的非易失性存储器件400b中，虚设图案d_p可以形成在已经经历了对第一基板210或第二基板310中的至少一者进行减薄的工艺的基板中。
83.例如，当对第一基板210执行减薄基板的工艺时，可以通过在通过从第一基板210和下绝缘层201相接的表面执行蚀刻工艺而形成的沟槽中填充填充材料来形成虚设图案d_p。
84.由于在第一基板210中形成的虚设图案d_p，可以去除在根据本发明构思的实施例的非易失性存储器件400b处产生的翘曲。
85.在实施例中，填充材料可以是不同于形成第一基板210的材料的材料。在实施例中，形成虚设图案d_p的填充材料可以是绝缘材料。例如，绝缘材料可以是包含氮化物材料的绝缘材料。然而，本发明构思的实施例不限于此。例如，形成虚设图案d_p的填充材料可以是导电材料。在实施例中，导电材料可以是钨(w)。在实施例中，导电材料可以是具有低电阻的导电材料。在填充材料是具有低电阻的导电材料的实施例中，虚设图案d_p可以去除或防止翘曲，并且第一基板210可以相对较薄。
86.参考图17的实施例，非易失性存储器件400c与根据图1的实施例的非易失性存储器件400a的不同之处在于，虚设图案d_p形成在第二基板310和第一基板210处。由于形成在第二基板310处的虚设图案d_p类似于形成在第一基板210处的虚设图案d_p，因此为了解释方便，将省略其重复描述。
87.图18是示出根据本发明构思的实施例的包括非易失性存储器件的非易失性存储系统的示例性框图。
88.参考图18，根据本发明构思的实施例的非易失性存储系统1000可以包括半导体器件1100和电连接至半导体器件1100的控制器1200。在实施例中，非易失性存储系统1000可以是包括一个或更多个半导体器件1100的存储器件，或者包括该存储器件的电子设备。例如，在实施例中，非易失性存储系统1000可以是包括一个或更多个半导体器件1100、通用串行总线(usb)、计算系统、医疗装置或通信装置的固态硬盘设备(ssd)。
89.在实施例中，半导体器件1100可以是非易失性存储器件，例如参考图1至图17的实施例描述的nand闪存器件。半导体器件1100可以包括第一结构1100f和设置在第一结构1100f上的第二结构1100s。第一结构1100f可以设置为靠近第二结构1100s。如图18的实施例所示，第一结构1100f可以是包括译码器电路1110、页面缓冲器1120和逻辑电路1130的外围电路结构。第二结构1100可以是包括位线bl、公共源极线csl、字线wl、第一栅极上线ul1和第二栅极上线ul2、第一栅极下线ll1和第二栅极下线ll2以及设置在位线bl与公共源极线csl之间的存储单元串cstr的存储单元结构。
90.在第二结构1100s中，每个存储单元串cstr可以包括与公共源极线csl相邻的第一下晶体管lt1和第二下晶体管lt2、与位线bl相邻的第一上晶体管ut1和第二上晶体管ut2以及设置在第一下晶体管lt1和第二下晶体管lt2与上晶体管ut1和ut2之间的多个存储单元晶体管mct。虽然图18的实施例包括第一下晶体管lt1和第二下晶体管lt2以及第一上晶体
管ut1和第二上晶体管ut2，但是本发明构思的实施例不限于此，并且下晶体管的数量和上晶体管的数量可以变化。
91.在实施例中，第一上晶体管ut1和第二上晶体管ut2可以包括串选择晶体管，第一下晶体管lt1和第二下晶体管lt2可以包括接地选择晶体管。第一栅极下线ll1和第二栅极下线ll2可以分别是下晶体管lt1和lt2的栅电极。字线wl可以是存储单元晶体管mct的栅电极，第一栅极上线ul1和第二栅极上线ul2可以分别是第一上晶体管ut1和第二上晶体管ut2的栅电极。
92.在实施例中，第一下晶体管lt1和第二下晶体管lt2可以包括分别串联连接的下擦除控制晶体管和接地选择晶体管。第一上晶体管ut1和第二上晶体管ut2可以包括串联连接的串选择晶体管和上擦除控制晶体管。在实施例中，下擦除控制晶体管或上擦除控制晶体管中的至少一者可以用于利用栅极感应漏极泄漏(gidl)现象擦除存储在存储单元晶体管mct中的数据的擦除操作。
93.在实施例中，公共源极线csl、第一栅极下线ll1和第二栅极下线ll2、字线wl以及第一栅极上线ul1和第二栅极上线ul2可以通过在第一结构1100f中延伸至第二结构1100s的第一连接线1115电连接至译码器电路1110。位线bl可以通过在第一结构1100f中延伸至第二结构1100s的第二连接线1125电连接至页面缓冲器1120。
94.在第一结构1100f中，译码器电路1110和页面缓冲器1120可以控制多个存储单元晶体管mct中的至少一个。译码器电路1110和页面缓冲器1120可以由逻辑电路1130控制。如图18的实施例所示，半导体器件1100可以通过电连接至逻辑电路1130的输入/输出焊盘1101与控制器1200通信。输入/输出焊盘1101可以通过在第一结构1100f中延伸至第二结构1100s的输入/输出连接线1135电连接至逻辑电路1130。
95.控制器1200可以包括处理器1210、nand控制器1220和主机接口1230。在实施例中，非易失性存储系统1000可以包括多个半导体器件1100。在该实施例中，控制器1200可以控制多个半导体器件1000中的每一者。
96.在实施例中，处理器1210可以控制包括控制器1200的非易失性存储系统1000的整体操作。处理器1210可以基于预定固件而运行，并且可以通过控制nand控制器1220来访问半导体器件1100。nand控制器1220可以包括与半导体器件1100通信的nand接口1221。用于控制半导体器件1100的控制命令、要记录在半导体器件1100的存储单元晶体管mct中的数据以及要从半导体器件1100的存储单元晶体管mct读出的数据等可以通过nand接口1221传输。主机接口1230可以在非易失性存储系统1000与外部主机之间提供通信功能。在实施例中，当通过主机接口1230接收到来自外部主机的控制命令时，处理器1210可以响应于控制命令来控制半导体器件1100。
97.图19是示出根据本发明构思的实施例的包括非易失性存储器件的非易失性存储系统的透视图。
98.参考图19的实施例，非易失性存储系统2000可以包括主基板2001、安装在主基板2001上的控制器2002、一个或更多个非易失性存储封装件2003(2003a和2003b)和dram 2004。非易失性存储封装件2003和dram 2004可以通过形成在主基板2001上的布线图案2005连接至控制器2002。
99.如图19的实施例所示，主基板2001可以包括连接器2006，连接器2006具有连接至
外部主机的多个引脚。在连接器2006中，多个引脚的数量和布置可以根据非易失性存储系统2000与外部主机之间的通信接口而变化。在实施例中，非易失性存储系统2000可以通过诸如通用串行总线(usb)、外围组件互连高速(pci-express)、串行高级技术附件(sata)、用于通用闪存的m-phy(ufs)等接口中的任何一个与外部主机通信。在实施例中，非易失性存储系统2000可以通过连接器2006由外部主机供电来运行。非易失性存储系统2000还可以包括用于将从外部主机提供的电力分配给控制器2002和非易失性存储封装件2003的电源管理集成电路(pmic)。
100.在实施例中，控制器2002可以将数据记录在非易失性存储封装件2003中，从非易失性存储封装件2003中读出数据，并且可以提高非易失性存储系统2000的运行速度。
101.dram 2004可以是用于减小作为数据存储区域的非易失性存储封装件2003与外部主机之间的速度差的缓冲存储器。在实施例中，包括在非易失性存储系统2000中的dram 2004可以用作高速缓冲存储器，并且可以在控制非易失性存储封装件2003时提供用于临时存储数据的空间。在非易失性存储系统2000中包括dram 2004的实施例中，除了用于控制非易失性存储封装件2003的nand控制器之外，控制器2002还可以包括用于控制dram 2004的dram控制器。
102.如图19的实施例所示，非易失性存储封装件2003可以包括彼此分开的第一非易失性存储封装件2003a和第二非易失性存储封装件2003b。如图19的实施例所示，第一非易失性存储封装件2003a和第二非易失性存储封装件2003b都可以是包括可以彼此堆叠(例如，在垂直方向上)的多个半导体芯片2200的非易失性存储封装件。第一非易失性存储封装件2003a和第二非易失性存储封装件2003b均可以包括封装基板2100、形成在封装基板2100上的半导体芯片2200、形成在半导体芯片2200的底表面上的粘合层2300、用于电连接半导体芯片2200和封装基板2100的连接结构2400以及在封装基板2100上覆盖半导体芯片2200和连接结构2400的模制层2500。
103.如图19的实施例所示，封装基板2100可以是包括封装上焊盘2130的印刷电路板。每个半导体芯片2200可以包括输入/输出焊盘2210。输入/输出焊盘2210可以对应于图18的实施例中所示的输入/输出焊盘1101。每个半导体芯片2200可以包括字线3210和穿透(例如，在垂直方向上)字线3210的沟道结构3220。每个半导体芯片2200可以包括参考图1至图17的实施例描述的半导体器件。
104.在实施例中，连接结构2400可以是电连接输入/输出焊盘2210和封装上焊盘2130的接合引线。因此，在第一非易失性存储封装件2003a和第二非易失性存储封装件2003b中的每一者中，半导体芯片2200可以通过接合引线方法彼此电连接，并且可以电连接至封装基板2100的封装上焊盘2130。然而，本发明构思的实施例不限于此。例如，在实施例中，在第一非易失性存储封装件2003a和第二非易失性存储封装件2003b中的每一者中，半导体芯片2200可以通过包括贯穿硅通路(tsv)的连接结构而不是接合引线型连接结构2400来彼此电连接。
105.在实施例中，控制器2002和半导体芯片2200可以包括在一个封装件中。例如，控制器2002和半导体芯片2200可以安装在不同于主基板2001的单独的中介基板上，并且通过形成在中介基板上的布线彼此连接。然而，本发明构思的实施例不限于此。
106.图20和图21是根据本发明构思的实施例的沿线i-i'截取的包括非易失性存储器
件的图19的非易失性存储封装件的截面图。
107.参考图20的实施例，在非易失性存储封装件2003a中，多个半导体芯片2200a中的每一者可以包括半导体基板4010、形成在半导体基板4010上的第一结构4100以及通过晶片接合方法在第一结构4100上接合到第一结构4100的第二结构4200。
108.在实施例中，第一结构4100可以包括外围电路区域，该外围电路区域包括外围布线4110和第一接合结构4150。第二结构4200可以包括公共源极线4205、设置在公共源极线4205与第一结构4100之间的字线4210、穿透字线4210(例如，在垂直方向上)的沟道结构4220和隔离结构4230、电连接至沟道结构4220和与图18的实施例的字线wl对应的字线4210的第二接合结构4250。例如，如图20的实施例所示，第二接合结构4250可以通过电连接至沟道结构4220的位线4240和电连接至字线wl(见图18)的第一连接线1115(见图18)电连接至沟道结构4220和与图18的字线wl对应的字线4210。在实施例中，第一结构4100的第一接合结构4150和第二结构4200的第二接合结构4250可以在彼此直接接触的同时接合。在实施例中，第一接合结构4150与第二接合结构4250之间的接合部分可以由铜(cu)制成。然而，本发明构思的实施例不限于此。
109.在实施例中，包括非易失性存储器件的半导体芯片2200a还可以在基板中包括虚设图案d_p，以去除或防止翘曲。
110.如图20的实施例所示，图20的实施例的半导体芯片2200a可以通过接合引线型连接结构2400彼此电连接。然而，本发明构思的实施例不限于此。例如，一个非易失性存储封装件中的半导体芯片(例如，图20的半导体芯片2200a)可以通过包括贯穿硅通路(tsv)的连接结构彼此电连接。
111.参考图21的实施例，在半导体封装件2003b中，半导体芯片2200b可以垂直地对齐。例如，半导体封装件2003b的横向边缘可以在垂直方向上对齐。如图21的实施例所示，每个半导体芯片2200b可以包括半导体基板5010、形成在半导体基板5010下方的第一结构5100以及在第一结构5100下方通过晶片接合方法接合到第一结构5100的第二结构5200。
112.第一结构5100可以包括外围电路区域，该外围电路区域包括外围布线5110和第一接合结构5150。第二结构5200可以包括公共源极线5205、形成在公共源极线5205与第一结构5100之间的字线5210、穿透(例如，在垂直方向上)字线5210的沟道结构5220和隔离结构5230以及电连接至沟道结构5220和对应于字线wl(参见图18)的字线5210的第二接合结构5250。例如，第二接合结构5250可以通过电连接至沟道结构5220的位线5240和电连接至字线wl(见图18)的第一连接线1115(见图18)电连接至沟道结构5220和与图18的字线wl对应的字线5210。在实施例中，第一结构5100的第一接合结构5150和第二结构5200的第二接合结构5250可以在彼此直接接触的同时接合。在实施例中，第一接合结构5150与第二接合结构5250之间的接合部分可以由铜(cu)制成。然而，本发明构思的实施例不限于此。
113.如图21的实施例所示，在半导体芯片2200b中，除了最上半导体芯片之外的半导体芯片还可以包括位于半导体基板5010上的背面绝缘层5300、位于背面绝缘层5300上的背面输入/输出焊盘5320以及用于在穿透(例如，在垂直方向上)半导体基板5010和背面绝缘层5300的同时电连接第一结构5100的外围布线5110和背面输入/输出焊盘5320的贯穿硅通路结构5310。每个贯穿硅通路结构5310可以包括贯穿硅通路5310a和围绕贯穿硅通路5310a的侧表面的绝缘间隔物5310b。半导体器件2003b还可以包括设置在半导体芯片2200b下方的
连接结构5400，例如导电凸块。连接结构5400可以电连接半导体芯片2200b，并且可以电连接半导体芯片2200b和封装基板2100。底部填充材料层5510可以围绕导电凸块的侧表面。
114.如图20至图21的实施例所示，封装基板2100还可以包括连接至设置在多个高度水平的互连线2135的封装上焊盘2130。互连线2135连接至封装下焊盘2125。层间绝缘层2120围绕互连线2135。封装下焊盘2125连接至外部连接器2800，例如导电连接球。
115.根据本发明构思的实施例，半导体芯片2200b还包括位于基板中的虚设图案d_p，从而可以防止或去除基板的翘曲。
116.在结束详细描述时，本领域技术人员将理解，在基本不脱离本发明构思的原理的情况下，可以对所描述的实施例进行许多变化和修改。因此，所公开的实施例仅在一般的和描述性的意义上使用，而不是为了限制的目的。