支持高效输入/输出接口的存储器件和存储系统的制作方法

支持高效输入/输出接口的存储器件和存储系统
1.相关申请的交叉引用
2.本技术要求于2020年10月16日向韩国知识产权局提交的韩国专利申请no.10-2020-0134639的优先权，该申请的公开内容通过引用整体合并于此。
技术领域
3.本发明构思涉及存储器件，更具体地，涉及支持高效输入/输出接口的存储器件和包括该存储器件的存储系统。


背景技术：

4.近来，诸如固态驱动器(ssd)之类的存储器件已得到广泛使用。ssd具有快速访问时间和低延迟，并且ssd的单元可以包含多位数据。储存设备可以包括诸如闪存的存储器件以及用于控制该存储器件的存储控制器。存储器件可以通过特定引脚与存储控制器收发输入/输出信号。例如，存储器件可以在经由dq引脚传输的数据输入/输出信号(dq)中接收来自存储控制器的命令、地址和数据。根据这种输入/输出接口，其效率可以根据命令、地址和数据的传输时间而变化。因此，为了提高存储器件和存储控制器之间的输入/输出接口的效率，可以采用用于数据输入/输出信号的新信令方法。


技术实现要素：

5.本发明构思的实施例提供了一种存储系统，包括：存储控制器，被配置为在第一时间间隔期间基于具有n(n是3或更大的自然数)个不同电压电平之一的数据输入/输出信号向第一通道发送命令、地址或数据，所述存储控制器被配置为在第二时间间隔期间基于具有两个不同电压电平之一的数据输入/输出信号向第一通道发送在所述第一时间间隔期间未发送的命令、地址或数据；以及存储器件，被配置为在脉冲幅度调制(pam)-n模式下对在所述第一时间间隔期间经由所述第一通道接收的数据输入/输出信号进行采样，所述存储器件被配置为在非归零(nrz)模式下对在所述第二时间间隔期间经由所述第一通道接收的数据输入/输出信号进行采样。
6.本发明构思的实施例提供了一种存储器件，包括：接收器，被配置为在pam-n模式下，基于第一参考电压至第(n-1)(n为3或更大的自然数)参考电压，输出与经由数据输入/输出信号引脚(dq引脚)接收的数据输入/输出信号的电压电平对应的m个位(m是2或更大的自然数)，以及在nrz模式下，基于所述第一参考电压至所述第(n-1)参考电压中的特定参考电压，输出与所述数据输入/输出信号的电压电平对应的一个位；以及控制逻辑电路，被配置为基于所述数据输入/输出信号的与命令、地址和数据之一对应的符号类型，控制所述接收器处于所述pam-n模式或所述nrz模式。
7.本发明构思的实施例提供了一种存储系统，包括：存储控制器，被配置为根据所述数据输入/输出信号的与命令、地址和数据之一对应的符号类型，将具有两个不同电压电平之一的数据输入/输出信号或具有n(n是3或更大的自然数)个不同电压电平之一的数据输
入/输出信号发送给第一通道；以及存储器件，被配置为根据经由所述第一通道接收的数据输入/输出信号的符号类型，在nrz模式或pam-n模式下对所述数据输入/输出信号进行采样。
附图说明
8.根据以下结合附图进行的详细描述，将更清楚地理解本发明构思的实施例，在附图中：
9.图1是根据本发明构思的实施例的存储系统的框图；
10.图2是根据本发明构思的实施例的存储系统的框图；
11.图3示出了根据本发明构思的实施例的用于交换数据输入/输出信号的图2的存储系统；
12.图4a是示出了根据本发明构思的实施例的用于描述数据输入/输出信号的四电平脉冲幅度调制(pam-4)方法的数据眼的示例的曲线图；
13.图4b是示出了根据本发明构思的实施例的用于描述数据i/o信号的非归零调制(nrz)方法的数据眼的示例的曲线图；
14.图5a、5b、5c和5d示出了根据本发明构思的实施例的数据i/o信号的信令方法；
15.图6是根据图5a的信令方法的图3中存储器件的示例操作的流程图；
16.图7a是根据图5a的实施例的编程操作的示例时序图；
17.图7b是根据图5a的实施例的读操作的示例时序图；
18.图8是图2中的存储器件的示例框图；
19.图9是用于生成图8中的模式信号的示例的图；
20.图10是根据本发明构思的实施例的发送器的示例的框图；
21.图11a示出了在pam-4模式下图10中的发送器的示例操作；
22.图11b示出了在nrz模式下图10中的发送器的示例操作；
23.图12是图10中的第一驱动器和第二驱动器的示例电路图；
24.图13是根据本发明构思的实施例的接收器的示例的框图；
25.图14是图13的接收器的示例操作的图；
26.图15a是在pam-4模式下图13中的寄存器电路的示例操作的时序图；
27.图15b是在nrz模式下图13中的寄存器电路的示例操作的时序图；
28.图16是图13中的寄存器电路的示例框图；
29.图17是根据本发明构思的实施例的应用有存储器件的固态驱动器(ssd)系统的框图；以及
30.图18是根据本发明构思的实施例的应用有存储系统的网络系统的框图。
具体实施方式
31.在下文中，将清楚且详细地描述本发明构思的实施例，使得本领域普通技术人员能够实施本发明构思。
32.图1是根据本发明构思的实施例的存储系统的框图。参考图1，存储系统10可以包括存储器件100和存储控制器200。存储系统10可以支持第一通道ch1至第m通道chm，并且存
储器件100可以经由第一通道ch1至第m通道chm连接到存储控制器200。例如，存储系统10可以是诸如固态驱动器(ssd)的储存设备。
33.存储器件100可以包括多个存储器件nvm11至nvmmn。多个存储器件nvm11到nvmmn中的每一个可以经由相应的路径连接到第一通道ch1至第m通道chm中的一个。例如，存储器件nvm11，nvm12，...，nvm1n可以经由路径w11，w12，...，w1n连接到第一通道chl，存储器件nvm21，nvm22，...，nvm2n可以经由路径w21，w22，...，w2n连接到第二通道ch2，并且存储器件nvmm1，nvmm2，...，nvmmn可以经由路径wm1，wm2，...，wmn连接到第m通道chm。在本发明构思的实施例中，多个存储器件nvm11至nvmmn中的每一个可以实现为能够根据来自存储控制器200的单独命令进行操作的存储单元。例如，多个存储器件nvm11至nvmmn中的每一个都可以是芯片或管芯，但本发明构思不限于此。
34.存储控制器200可以经由第一通道ch1至第m通道chm与存储器件100收发信号。例如，存储控制器200可以经由第一通道ch1至第m通道chm向存储器件100发送命令cmda至cmdm、地址addra至addrm和数据dataa至datam，或者可以经由第一通道ch1至第m通道chm从存储器件100接收数据dataa至datam。
35.存储控制器200可以选择连接到通道的存储器件之一，并且与选定的存储器件收发信号。例如，存储控制器200可以选择连接到第一通道ch1的存储器件nvm11至nvm1n中的存储器件nvm11。存储控制器200可以经由第一通道ch1向选定的存储器件nvm11发送命令cmda、地址addra和数据dataa，或者可以经由第一通道ch1从选定的存储器件nvm11接收数据dataa。
36.存储控制器200可以经由不同的通道并行地与存储器件100收发信号。例如，在存储控制器200经由第一通道ch1向存储器件100发送命令cmda时，存储控制器200可以经由第二通道ch2向存储器件100发送命令cmdb。
37.存储控制器200可以控制存储器件100的整体操作。存储控制器200可以通过向第一通道ch1至第m通道chm发送信号来控制分别连接到第一通道ch1至第m通道chm的多个存储器件nvm11到nvmmn中的每一个存储器件。例如，存储控制器200可以通过向第一通道ch1发送命令cmda和地址addra来控制存储器件nvm11至nvm1n中的选定一个。
38.第一通道ch1至第m通道chm中的每一个都可以在存储控制器200的控制下操作。例如，存储器件nvm11可以根据经由第一通道ch1提供的命令cmda、地址addra和数据dataa对数据dataa进行编程。例如，存储器件nvm21可以根据经由第二通道ch2提供的命令cmdb和地址addrb来读取数据datab，并且可以经由第二通道ch2向存储控制器200发送读取的数据datab。
39.在图1中，示出了存储器件100经由m个通道与存储控制器200通信，并且存储器件100包括与每个通道对应的n个存储器件。然而，通道的数量和连接到一个通道的存储器件的数量可以不同地改变。
40.图2是根据本发明构思的实施例的存储系统的框图。参考图2，存储系统20可以包括存储器件300和存储控制器400。存储器件300可以对应于通过图1中的第一通道ch1至第m通道chm与存储控制器200通信的多个存储器件nvm11到nvmmn中的一个存储器件。存储控制器400可以对应于图1中的存储控制器200。
41.存储器件300可以包括第一引脚p11、第二引脚p12、第三引脚p13、第四引脚p14、第
五引脚p15、第六引脚p16、第七引脚p17和第八引脚p18、存储器接口电路(i/f)310、控制逻辑电路320和存储单元阵列330。
42.存储器i/f 310可以经由第一引脚p11从存储控制器400接收芯片使能信号nce。存储器i/f 310可以根据芯片使能信号nce经由第二引脚p12至第八引脚p18与存储控制器400收发信号。例如，当芯片使能信号nce处于使能状态(例如，低电平)时，存储器i/f 310可以经由第二引脚p12至第八引脚p18与存储控制器400收发信号。
43.存储器i/f 310可以经由第二引脚p12至第四引脚p14从存储控制器400接收命令锁存使能信号cle、地址锁存使能信号ale和写使能信号nwe。存储器i/f 310可以经由第七引脚p17从存储控制器400接收数据输入/输出信号dq，或者可以经由第七引脚p17向存储控制器400发送数据输入/输出信号dq。可以通过使用数据输入/输出信号dq来发送命令cmd、地址addr和数据data。例如，数据输入/输出信号dq可以经由多条信号线发送。在这种情况下，第七引脚p17可以包括对应于多个数据输入/输出信号dq的多个引脚。
44.存储器i/f 310可以基于写使能信号nwe的切换时序从在命令锁存使能信号cle的使能时段(例如，高电平状态)期间接收到的数据输入/输出信号dq来获得命令cmd。存储器i/f 310可以基于写使能信号nwe的切换时序，从在地址锁存使能信号ale的使能时段(例如，高电平状态)期间接收到的数据输入/输出信号dq获得地址addr。
45.在本发明构思的实施例中，写使能信号nwe可以维持切换关闭状态(例如，高电平或低电平状态)，然后可以在高电平状态和低电平状态之间切换。例如，写使能信号nwe可以在发送命令cmd或地址addr的时段中进行切换。因此，存储器i/f 310可以基于写使能信号nwe的切换时序来获得命令cmd或地址addr。
46.存储器i/f 310可以经由第五引脚p15从存储控制器400接收读使能信号nre。存储器i/f 310可以经由第六引脚p16从存储控制器400接收数据选通信号dqs，或者可以经由第六引脚p16向存储控制器400发送数据选通信号dqs。
47.在存储器件300的数据data输出操作中，存储器i/f 310可以在输出数据data之前经由第五引脚p15接收进行切换的读使能信号nre。存储器i/f 310可以响应于读使能信号nre的切换而生成切换的数据选通信号dqs。存储器i/f 310可以基于数据选通信号dqs的切换时序来发送包括数据data的数据输入/输出信号dq。因此，数据data可以与数据选通信号dqs的切换时序对准，并且被发送至存储控制器400。
48.在存储器件300的数据输入操作中，当从存储控制器400接收到包括数据data的数据输入/输出信号dq时，存储器i/f 310可以从存储控制器400接收与数据data一起切换的数据选通信号dqs。存储器i/f 310可以基于数据选通信号dqs的切换时序从数据输入/输出信号dq获得数据data。例如，存储器i/f 310可以通过在数据选通信号dqs的上升沿和下降沿处对数据输入/输出信号dq进行采样来获得数据data。
49.存储器i/f 310可以经由第八引脚p18向存储控制器400发送就绪/忙碌输出信号nr/b。存储器i/f 310可以经由就绪/忙碌输出信号nr/b将存储器件300的状态信息发送给存储控制器400。当存储器件300处于忙碌状态时(例如，当正在执行存储器件300的内部操作时)，存储i/f 310可以将指示忙碌状态的就绪/忙碌输出信号nr/b发送给存储控制器400。当存储器件300处于就绪状态时(例如，当未执行或完成存储器件300的内部操作时)，存储器i/f 310可以将指示就绪状态的就绪/忙碌输出信号nr/b发送给存储控制器400。
50.控制逻辑电路320可以控制存储器件300的各种操作。控制逻辑电路320可以根据从存储器i/f 310获得的命令cmd/和/或地址addr生成用于控制存储器件300的其他组件的控制信号。例如，控制逻辑电路320可以生成用于将数据data编程到存储单元阵列330中或从存储单元阵列330读取数据data的各种控制信号。
51.存储单元阵列330可以在控制逻辑电路320的控制下存储从存储器i/f 310获得的数据data。存储单元阵列330可以在控制逻辑电路320的控制下将存储的数据data输出到存储i/f 310。
52.存储单元阵列330可以包括多个存储单元。例如，多个存储器单元可以包括闪存单元。然而，本发明构思不限于此，并且存储单元可以包括电阻随机存取存储(ram)(rram)单元、铁电ram(fram)单元、相变ram(pram)单元、晶闸管ram(tram)单元、磁ram(mram)单元和动态ram(dram)单元。在下文中，将集中于存储单元包括nand闪存单元的示例来描述本发明构思的实施例。
53.存储控制器400可以包括第一引脚p21、第二引脚p22、第三引脚p23、第四引脚p24、第五引脚p25、第六引脚p26、第七引脚p27和第八引脚p28以及控制器接口电路(i/f)410。第一引脚p21至第八引脚p28可以分别对应于存储器件300的第一引脚p11至第八引脚p18。换言之，第一引脚p21可以连接到第一引脚p11，并且第八引脚p28可以连接到第八引脚p18。
54.控制器i/f 410可以经由第一引脚p21将芯片使能信号nce发送给存储器件300。控制器i/f 410可以经由第二引脚p22至第八引脚p28与通过使用芯片使能信号nce而选择的存储器件300收发信号。
55.控制器i/f 410可以经由第二引脚p22至第四引脚p24将命令锁存使能信号cle、地址锁存使能信号ale和写使能信号nwe发送给存储器件300。控制器i/f 410可以经由第七引脚p27将数据输入/输出信号dq发送给存储器件300，或者可以从存储器件300接收数据输入/输出信号dq。第七引脚p27可以包括对应于多个数据输入/输出信号dq的多个引脚。
56.控制器i/f 410可以将包括命令cmd或地址addr在内的数据输入/输出信号dq与进行切换的写使能信号nwe一起发送给存储器件300。换句话说，当写使能信号nwe进行切换时，包括命令cmd或地址addr在内的数据输入/输出信号dq可以发送给存储器件300。控制器i/f 410可以在发送使能状态下的命令锁存使能信号cle时将包括命令cmd在内的数据输入/输出信号dq发送给存储器件300，并且可以在发送使能状态的地址锁存使能信号ale时将包括地址addr在内的数据输入/输出信号dq发送给存储器件300。
57.控制器i/f 410可以经由第五引脚p25将读使能信号nre发送给存储器件300。控制器i/f 410可以经由第六引脚p26从存储器件300接收数据选通信号dqs，或者可以将数据选通信号dqs发送给存储器件300。
58.在存储器件300的数据(data)输出操作中，控制器i/f 410可以切换读使能信号nre，并将读使能信号nre发送给存储器件300。例如，控制器i/f 410可以在输出数据data之前生成从切换关闭状态(例如，高电平状态或低电平状态)改变到切换状态的读使能信号nre。因此，存储器件300可以响应于读使能信号nre而生成切换的数据选通信号dqs。控制器i/f 410可以与切换的数据选通信号dqs一起从存储器件300接收包括数据data的数据输入/输出信号dq。换言之，当数据选通信号dqs进行切换时，控制器i/f 410可以从存储器件300接收包括数据data的数据输入/输出信号dq。控制器i/f410可以基于数据选通信号dqs
的切换时序从数据输入/输出信号dq获得数据data。
59.在存储器件300的数据data输入操作中，控制器i/f 410可以生成切换的数据选通信号dqs。例如，控制器i/f 410可以在发送数据data之前生成从切换关闭状态(例如，高电平状态或低电平状态)改变到切换状态的数据选通信号dqs。控制器i/f 410可以基于数据选通信号dqs的切换时序将包括数据data的数据输入/输出信号dq发送给存储器件300。
60.控制器i/f 410可以经由第八引脚p28从存储器件300接收就绪/忙碌输出信号nr/b。控制器i/f 410可以基于就绪/忙碌输出信号nr/b来确定存储器件300的状态信息。
61.图3示出了根据本发明构思的实施例的用于交换数据输入/输出信号的图2的存储系统20。参照图3，存储器件300可以包括dq引脚dq_p、第一发送器(tx1)301和第一接收器(rx1)302。dq引脚dq_p可以对应于图2中的第七引脚p17。例如，当第七引脚p17包括多个引脚时，dq引脚dq_p可以对应于多个引脚之一。
62.tx1 301可以基于数据data生成数据输入/输出信号dq，并经由dq引脚dq_p将数据输入/输出信号dq发送给存储控制器400。在本发明构思的实施例中，tx1 301可以基于数据data，通过使用n电平脉冲幅度调制(在下文中，称为脉冲幅度调制(pam)-n)(n是3或更大的自然数)方法或2电平pam(在下文中，称为非归零(nrz))方法来生成数据输入/输出信号dq。例如，tx1 301可以使用pam-4、pam-8和pam-16方法之一。
63.pam-n方法可以是在一个单位间隔期间发送多个位的调制方法，而nrz方法可以是在一个单位间隔期间发送一个位的调制方法。在这种情况下，单位间隔可以对应于用于发送数据输入/输出信号dq的一个符号的符号时段。例如，当以pam-n方法调制数据data时，一个符号可以包括多个数据位。当以nrz方法调制数据data时，一个符号可以包括一个数据位。
64.rx1 302可以经由dq引脚dq_p从存储控制器400接收数据输入/输出信号dq，并从数据输入/输出信号dq获得命令cmd、地址addr或数据data。在本发明构思的实施例中，rx1 302可以在pam-n模式或nrz模式下对接收到的数据输入/输出信号dq进行采样，并获得命令cmd、地址addr或数据data。例如，在pam-n模式下，rx1 302可以基于在一个单位间隔期间接收到的数据输入/输出信号dq的电压电平来输出多个位。在nrz模式下，rx1 302可以基于在一个单位间隔期间接收到的数据输入/输出信号dq的电压电平来输出一个位。
65.在本发明构思的实施例中，rx1 302的模式可以根据接收到的数据输入/输出信号dq的符号类型而变化。换言之，rx1 302的模式可以根据是否经由数据输入/输出信号dq接收到命令cmd、接收到地址addr或是接收到数据data而变化。例如，当接收到命令cmd和地址addr时，rx1 302可以在pam-n模式下操作，以及当接收到数据data时，rx1 302可以在nrz模式下操作。
66.存储控制器400可以包括dq引脚dq_p’、第二发送器(tx2)401和第二接收器(rx2)402。dq引脚dq_p’可以对应于存储器件300的dq引脚dq_p。换言之，dq引脚dq_p’和dq引脚dq_p可以彼此连接。当第七引脚p27包括多个引脚时，dq引脚dq_p’可以对应于多个引脚之一。
67.tx2 401可以基于命令cmd、地址addr和数据data生成数据输入/输出信号dq，并且经由dq引脚dq_p’将数据输入/输出信号dq发送给存储器件300。在本发明构思的实施例中，tx2 401可以基于命令cmd、地址addr和数据data通过pam-n方法或nrz方法来生成数据输
入/输出信号dq。数据输入/输出信号dq的调制方法可以根据要包括在数据输入/输出信号dq中的符号类型而变化。换言之，调制方法可以根据是否经由数据输入/输出信号dq发送命令cmd、发送地址addr或是发送数据data而变化。例如，tx2 401可以通过pam-n方法来发送命令cmd和地址addr，以及通过nrz方法来发送数据data。
68.rx2 402可以经由dq引脚dq_p’从存储器件300接收数据输入/输出信号dq，并从数据输入/输出信号dq获得命令cmd。在本发明构思的实施例中，rx2 402可以通过在pam-n模式或nrz模式下对接收到的数据输入/输出信号dq进行采样来获得数据data。例如，在pam-n模式下，rx2 402可以基于在一个单位间隔期间接收到的数据输入/输出信号dq的电压电平来输出多个数据位。在nrz模式下，rx2 402可以基于在一个单位间隔期间接收到的数据输入/输出信号dq的电压电平来输出一个数据位。
69.在本发明构思的实施例中，数据输入/输出信号dq的调制方法可以根据特定的约定来确定。在这种情况下，用于对数据输入/输出信号dq进行采样的rx1 302和rx2 402的模式可以根据特定的约定而被确定为对应于tx1 301和tx2 401的调制方法。在本发明构思的另一实施例中，存储控制器400可以将关于数据输入/输出信号dq的调制方法的信令信息发送给存储器件300。存储器件300可以基于从存储控制器400接收到的信令信息来确定tx1 301的调制方法和rx1 302的模式。
70.图4a是示出根据本发明构思的实施例的用于描述数据输入/输出信号dq的pam-4方法的数据眼的示例的曲线图。图4b是示出根据本发明构思的实施例的用于描述数据输入/输出信号dq的nrz方法的数据眼的示例的曲线图。图4a和4b的曲线图的横轴可以表示时间，并且其纵轴可以表示电压电平。
71.参照图3和图4a，数据输入/输出信号dq可以通过pam-4方法在存储器件300和存储控制器400之间传输。在这种情况下，数据输入/输出信号dq可以生成为具有第一电压电平vl1至第四电压电平vl4之一。因此，在一个单位间隔ui期间的两个位(例如，
‘
11’、
‘
10’、
‘
01’和
‘
00’之一)可以经由数据输入/输出信号dq在存储器件300和存储控制器400之间传输。例如，位
‘
11’可以对应于第一电压电平vl1，位
‘
10’可以对应于第二电压电平vl2，位
‘
01’可以对应于第三电压电平vl3，并且位
‘
00’可以对应于第四电压电平vl4。换言之，在单位间隔ui期间，可以生成具有第一电压电平vl1至第四电压电平vl4之一的符号，并且每个符号可以对应于两个位。
72.可以基于第一参考电压vref1至第三参考电压vref3对通过pam-4方法传输的数据输入/输出信号dq进行采样。例如，当数据输入/输出信号dq的电压电平大于第一参考电压vref1时，数据输入/输出信号dq可以被解码为位
‘
11’。当数据输入/输出信号dq的电压电平小于第一参考电压vrefl且大于第二参考电压vref2时，数据输入/输出信号dq可以被解码为位
‘
10’。当数据输入/输出信号dq的电压电平小于第二参考电压vref2且大于第三参考电压vref3时，数据输入/输出信号dq可以被解码为位
‘
01’。当数据输入/输出信号dq的电压电平小于第三参考电压vref3时，数据输入/输出信号dq可以被解码为位
‘
00’。
73.例如，当存储控制器400通过pam-4方法将命令cmd发送给存储器件300时，tx2 401可以在一个单位间隔ui期间向存储器件300发送具有与第一电压电平vl1至第四电压电平vl4的命令cmd的两个位对应的电压电平的数据输入/输出信号dq。rx1 302可以在pam-4模式下将数据输入/输出信号dq的电压电平与第一参考电压vrefl至第三参考电压vref3中的
每一个进行比较，并获得与数据输入/输出信号dq对应的两个位。换言之，rx1 302可以确定对应于数据输入/输出信号dq的位。
74.参照图3和图4b，数据输入/输出信号dq可以通过nrz方法在存储器件300和存储控制器400之间传输。在这种情况下，数据输入/输出信号dq可以生成为具有第一电压电平vl1和至第四电压电平vl4之一。nrz方法的第一电压电平vl1可以对应于pam-4方法的第一电压电平vl1，并且nrz方法的第四电压电平vl4可以对应于pam-4方法的第四电压电平vl4。因此，可以在存储器件300和存储控制器400之间在一个单位间隔ui期间经由数据输入/输出信号dq传输一个位(例如，
‘1’
和
‘0’
之一)。例如，位
‘1’
可以对应于第一电压电平vl1，而位
‘0’
可以对应于第四电压电平vl4。换言之，在单位间隔ui期间，可以生成具有第一电压电平vl1和第四电压电平vl4之一的符号，并且每个符号可以对应于一个位。
75.可以基于第二参考电压vref2对通过nrz方法传输的数据输入/输出信号dq进行采样。nrz方法的第二参考电压vref2可以对应于图4a中的第二参考电压vref2。例如，当数据输入/输出信号dq的电压电平大于第二参考电压vref2时，数据输入/输出信号dq可以被解码为位
‘1’
。当数据输入/输出信号dq的电压电平小于第二参考电压vref2时，数据输入/输出信号dq可以被解码为位
‘0’
。
76.例如，当存储控制器400通过nrz方法将数据data发送给存储器件300时，tx2 401可以在单位间隔ui期间向存储器件300发送具有与第一电压电平vl1和第四电压电平vl4的数据data的一个位对应的电压电平的数据输入/输出信号dq。在nrz模式下，rx1 302可以通过将数据输入/输出信号dq的电压电平与第二参考电压vref2进行比较来获得对应于数据输入/输出信号dq的一个位。换言之，rx1 302可以确定对应于数据输入/输出信号dq的一个位。
77.在图4b中，用于在nrz模式下对数据输入/输出信号dq进行采样的参考电压被示为第二参考电压vref2，但是本发明构思不限于此。例如，各种电压(例如，图4a中的第一参考电压vref1或第三参考电压vref3)可以用作在nrz模式下对数据输入/输出信号dq进行采样的参考电压。
78.关于图4a和4b，为了便于描述，已经描述了pam-4方法，但是本发明构思不限于此。例如，当通过pam-n方法在存储器件300和存储控制器400之间传输数据输入/输出信号dq时，数据输入/输出信号dq可以被生成为具有第一电压电平至第n电压电平(例如，第一电压电平到第八电压电平)之一。因此，可以在单位间隔ui期间经由数据输入/输出信号dq在存储器件300和存储控制器400之间传输m个位(m是2或更大的自然数)。例如，当数据输入/输出信号dq通过pam-8方法传输时，在单位间隔ui期间可以传输3个位，而当数据输入/输出信号dq通过pam-16方法传输时，在单位间隔ui期间可以传输4个位。换句话说，n可以是2的m次幂。在这种情况下，通过pam-n方法传输的数据输入/输出信号dq可以基于第一参考电压至第(n-1)参考电压进行采样。
79.图5a至5d示出了根据本发明构思的实施例的数据输入/输出信号dq的信令方法。图3中的存储器件300和存储控制器400(例如，第一发送器301和第二发送器401以及第一接收器302和第二接收器402)可以基于图5a到5d所示的信令方法，生成数据输入/输出信号dq以及对数据输入/输出信号dq进行采样。
80.参照图3和图5a，可以通过pam-n方法发送命令cmd和地址addr，并且可以通过nrz
方法发送数据data。例如，存储控制器400可以通过pam-n方法将命令cmd和地址addr发送给存储器件300，以及通过nrz方法发送与命令cmd相对应的数据data。在这种情况下，存储器件300可以在pam-n模式下获得命令cmd和地址addr，以及在nrz模式下获得数据data。在图5a中，pam-n模式可以在nrz模式之前出现。
81.参照图3和图5b，命令cmd和地址addr可以通过nrz方法发送，以及数据data可以通过pam-n方法发送。例如，存储控制器400可以通过nrz方法将命令cmd和地址addr发送给存储器件300，以及通过pam-n方法发送与命令cmd相对应的数据data。在这种情况下，存储器件300可以在nrz模式下获得命令cmd和地址addr，以及在pam-n模式下获得数据data。在图5b中，nrz模式可以在pam-n模式之前出现。
82.参照图3和图5c，可以通过pam-n方法发送命令cmd、地址addr和数据data。例如，存储控制器400可以通过pam-n方法将命令cmd、地址addr和与命令cmd对应的数据data发送给存储器件300。在这种情况下，存储器件300可以在pam-n模式下获得命令cmd、地址addr和数据data。
83.参照图3和图5d，可以通过nrz方法发送命令cmd、地址addr和数据data。存储控制器400可以通过nrz方法将命令cmd、地址addr和与命令cmd对应的数据data发送给存储器件300。在这种情况下，存储器件300可以在nrz模式下获得命令cmd、地址addr和数据data。
84.如上所述，存储器件300和存储控制器400可以基于pam-n模式和nrz模式交换数据输入/输出信号dq。例如，如图5a所示，当与命令cmd、地址addr和数据data中的至少一个对应的数据输入/输出信号dq在pam-n模式下传输时，与命令cmd、地址addr和数据data中的其余者相对应的数据输入/输出信号dq可以在nrz模式下传输。如图5b所示，当与命令cmd、地址addr和数据data中的至少一个对应的数据输入/输出信号dq在nrz模式下传输时，与命令cmd、地址addr和数据data中的其余者对应的数据输入/输出信号dq可以在pam-n模式下传输。
85.与图5d的调制方法相比，根据图5a的调制方法，可以减少命令cmd和地址addr的传输时间。在这种情况下，可以减小命令cmd和地址addr传输时间与数据data传输时间的比率。因此，数据data传输时间与命令cmd、地址addr和数据data的总传输时间的比率可以增大，并且存储系统20的输入/输出效率可以提高。此外，当命令cmd和地址addr传输时间减少时，如图1所示，可以减少连接到一个通道的n个存储器件的交错操作时间。
86.与图5d的调制方法相比，根据图5b和5c的调制方法，在单位时间期间可以传输数据data的更多个位。因此，存储器件300的数据带宽可以增大。此外，与图5c的调制方法相比，图5b的调制方法会增加命令cmd和地址addr的传输时间，但是提供给存储器件300的命令cmd和地址addr的可靠性可以通过图5b的调制方法而提高。根据图5d的调制方法，存储器件300可以与不支持pam-n方法的存储控制器交换数据输入/输出信号dq。换言之，存储器件300可以由支持pam-n模式的存储控制器或不支持pam-n模式的存储控制器使用。
87.在下文中，为了便于描述，将描述本发明构思的实施例，其中基于图5a的实施例通过pam-n方法和nrz方法之一来发送数据输入/输出信号dq，并且存储器件300和存储控制器400在pam-n模式和nrz模式之一下执行对数据输入/输出信号dq的采样。然而，本发明构思不限于此，并且以下实施例可以应用于图5b至5d的实施例。
88.图6是根据图5a的信令方法，图3中的存储器件300的示例操作的流程图。参照图3
和图6，存储器件300可以接收由存储控制器400通过pam-n方法发送的命令cmd和地址addr(s301)。例如，存储器件300可以基于具有n个不同电压电平之一的数据输入/输出信号dq从存储控制器400接收命令cmd和地址addr。在这种情况下，存储器件300可以在pam-n模式下基于第一参考电压到第(n-1)参考电压获得与数据输入/输出信号dq的电压电平相对应的命令cmd和地址addr。
89.存储器件300可以接收由存储控制器400通过nrz方法发送的数据data，或者通过nrz方法向存储控制器400发送数据data(s302)。例如，存储器件300可以基于具有两个不同电压电平之一的数据输入/输出信号dq从存储控制器400接收对应于命令cmd(例如，编程命令)的数据data。替代地，存储器件300可以基于具有两个不同电压电平之一的数据输入/输出信号dq向存储控制器400发送对应于命令cmd(例如，读命令)的数据data。在这种情况下，存储器件300可以在nrz模式下基于一个参考电压获得与数据输入/输出信号dq的电压电平相对应的数据data。
90.图7a是根据图5a的实施例的编程操作的示例时序图。图7b是根据图5a的实施例的读操作的示例时序图。图7a示出了存储器件300从存储控制器400接收命令cmd、地址addr和数据data以用于编程操作的示例，并且图7b示出了存储器件300从存储控制器400接收命令cmd和地址addr以用于读操作以及向存储控制器400发送数据data的示例。
91.参考图7a和7b，存储器件300可以从存储控制器400接收处于切换状态的写使能信号nwe。存储器件300可以在写使能信号nwe处于切换状态的间隔期间从存储控制器400接收命令cmd和地址addr。换言之，接收命令cmd和地址addr的时间段可以与写使能信号nwe进行切换的时间段重叠。可以在命令锁存使能信号cle的使能间隔(例如，处于高电平状态)期间经由数据输入/输出信号dq传输命令cmd，并且可以在地址锁存使能信号ale的使能间隔(例如，高电平状态)中经由数据输入/输出信号dq传输地址addr。在这种情况下，存储器件300可以经由通过pam-4方法发送的数据输入/输出信号dq接收命令cmd和地址addr。例如，可以在编程操作中传输编程命令，并且可以在读操作中传输读取命令。
92.参照图7a，存储器件300可以从存储控制器400接收处于切换状态的数据选通信号dqs。在写使能信号nwe进行切换之后，数据选通信号dqs可以进行切换。存储器件300可以在数据选通信号dqs处于切换状态的间隔中从存储控制器400接收数据data。在这种情况下，存储器件300可以经由以nrz方法传输的数据输入/输出信号dq来接收数据data。
93.在编程操作中，存储器件300可以响应于编程命令将数据data编程到图2中的存储单元阵列330中。当正在执行编程时，如参考图2所描述的，存储器件300可以将指示忙碌状态(例如，低电平)的就绪/忙碌输出信号nr/b发送给存储控制器400。
94.参考图7b，存储器件300可以从存储控制器400接收处于切换状态的写使能信号nwe。读使能信号nre可以在写使能信号nwe之后进行切换。存储器件300可以响应于读使能信号nre的切换将处于切换状态的数据选通信号dqs发送给存储控制器400。换言之，数据选通信号dqs在读使能信号nre开始切换之后开始切换。例如，数据选通信号dqs的第一上升沿可以从读使能信号nre的第一上升沿开始起一时间段tdqsre之后发生。例如，存储器件300可以在数据选通信号dqs处于切换状态的间隔中向存储控制器400发送数据data。在这种情况下，存储器件300可以经由以nrz方法生成的数据输入/输出信号dq将数据data发送给存储控制器400。
95.在读操作中，存储器件300可以响应于读命令从图2中的存储单元阵列330读取数据data。当正在执行读操作时，如参考图2所描述的，存储器件300可以将指示忙碌状态(例如，低电平)的就绪/忙碌输出信号nr/b发送给存储控制器400。
96.在下文中，为了便于描述，将基于通过pam-4方法传输数据输入/输出信号dq的示例来描述实施例，如图7a和7b所示。然而，本发明构思不限于此，pam-4方法的实施例可以扩展到pam-n方法(例如，pam-8和pam-16方法)的实施例。
97.图8是图2中的存储器件300的示例框图。参照图8，存储器件300包括存储器接口电路(i/f)310、控制逻辑电路320、存储单元阵列330、页缓冲器电路340、电压发生器350和行解码器360。存储器件300还可以包括列逻辑、预解码器、温度传感器、命令解码器、地址解码器等。
98.存储器接口电路310可以将经由数据输入/输出信号dq从存储控制器400接收到的命令cmd和地址addr、以及经由各种信号(例如，cle、ale、nwe和nre，dqs等)接收到的控制信号ctrl发送给控制逻辑电路320。存储器接口电路310可以将经由数据输入/输出信号dq从存储控制器400接收到的数据data发送给页缓冲器电路340。此外，存储器接口电路310可以经由数据输入/输出信号dq将页缓冲器电路340发送的数据data发送给存储控制器400。
99.在本发明构思的实施例中，存储器接口电路310可以根据来自控制逻辑电路320的模式信号mode进行操作。例如，存储器接口电路310可以响应于信号模式mode，在pam-4模式下对pam-4模式的数据输入/输出信号dq进行采样，或者在pam-4模式下生成数据输入/输出信号dq。存储器接口电路310可以响应于nrz模式下的模式信号mode，在nrz模式下对数据输入/输出信号dq进行采样，或者在nrz模式下生成数据输入/输出信号dq。
100.控制逻辑电路320可以控制存储器件300中的各种操作。控制逻辑电路320可以响应于来自存储器接口电路310的命令cmd和/或地址addr输出各种控制信号。例如，控制逻辑电路320可以输出电压控制信号ctrl_vol、行地址x-addr、列地址y-addr和模式信号mode。
101.在本发明构思的实施例中，控制逻辑电路320可以基于控制信号ctrl生成模式信号mode。控制逻辑电路320可以基于控制信号ctrl来确定经由存储器接口电路310接收到的数据输入/输出信号dq的符号类型。控制逻辑电路320可以根据符号类型生成模式信号mode，如参考图5a到5d所描述的。例如，控制逻辑电路320可以基于控制信号ctrl确定经由数据输入/输出信号dq接收到命令cmd和地址addr，并且可以生成对应于pam-4模式的模式信号mode。控制逻辑电路320可以基于控制信号ctrl确定经由数据输入/输出信号dq接收到数据data，并且可以生成对应于nrz模式的模式信号mode。
102.存储单元阵列330可以包括多个存储块blk1、blk2、...、blkz(z是正整数)，并且多个存储块blk1到blkz中的每一个可以包括多个存储单元。存储单元阵列330可以经由位线bl连接到页缓冲器电路340，并且可以经由字线wl、串选择线ssl和地选择线gsl连接到行解码器360。
103.在本发明构思的实施例中，存储单元阵列330可以包括三维存储单元阵列，并且三维存储单元阵列可以包括多个nand串。每个nand串可以包括分别连接到竖直堆叠在衬底上的字线的存储单元。美国专利no.7,679,133，no.8,553,466、no.8,654,587、no.8,559,235和美国专利申请公开no.2011/0233648通过引用整体并入本文。在本发明构思的实施例中，存储单元阵列330可以包括二维存储单元阵列，并且二维存储单元阵列可以包括按行和列
布置的多个nand串。
104.页缓冲器电路340可以包括多个页缓冲器pb1、pb2、...、pbp(p是3或更大的整数)，并且多个页缓冲器pb1到pbp可以经由多条位线bl连接到存储单元。页缓冲器电路340可以响应于列地址y-addr选择位线bl中的至少一条位线bl。页缓冲器电路340可以根据操作模式作为写驱动器或读出放大器进行操作。例如，在编程操作期间，页缓冲器电路340可以将与要编程的数据相对应的位线电压施加到所选位线bl。在读操作期间，页缓冲器电路340可以通过感测所选位线的电流或电压来感测存储在存储单元中的数据。
105.电压发生器350可以基于电压控制信号ctrl_vol生成用于执行编程操作、读操作和擦除操作的各种类型的电压。例如，电压发生器350可以生成编程电压、读电压、编程验证电压、擦除电压等作为字线电压vwl。
106.行解码器360可以响应于行地址x-addr选择多条字线wl之一，并且可以选择多条串选择线ssl之一。例如，在编程操作期间，行解码器360可以向所选字线wl施加编程电压和编程验证电压，以及可以在读操作期间向所选字线wl施加读电压。
107.图9是用于生成图8中的模式信号mode的示例图。参照图8和图9，控制逻辑电路320可以基于各种条件生成模式信号mode。根据基于图9中的条件而生成的模式信号mode，可以在pam-4模式下对包括命令cmd和地址addr在内的数据输入/输出信号dq进行采样，并且可以在nrz模式下对包括数据data在内的数据输入/输出信号dq进行采样。此外，可以根据基于图9中的条件而生成的模式信号mode，以nrz方法生成包括数据data的数据输入/输出信号dq。
108.在本发明构思的实施例中，当命令锁存使能信号cle或地址锁存使能信号ale处于使能状态时，控制逻辑电路320可以生成对应于pam-4模式的模式信号mode。这在情况1中示出。当命令锁存使能信号cle和地址锁存使能信号ale被禁用时，控制逻辑电路320可以生成对应于nrz模式的模式信号mode。这在情况1中示出。
109.在本发明构思的实施例中，控制逻辑电路320可以基于dq使能信号dqe生成模式信号mode。在这种情况下，dq使能信号dqe可以包括由存储控制器400通过pam-4方法发送的控制信号ctrl，以区分数据输入/输出信号dq的符号类型。dq使能信号dqe可以由存储控制器400经由单独的引脚发送给存储器件300。在这种情况下，可以不发送命令锁存使能信号cle和地址锁存使能信号ale。因此，可以减少用于区分数据输入/输出信号dq的符号类型的引脚的数量。
110.例如，当dq使能信号dqe的电压电平为第一电压电平vl1时，可以经由数据输入/输出信号dq传输命令cmd。当dq使能信号dqe的电压电平为第二电压电平vl2时，可以经由数据输入/输出信号dq传输地址addr。当dq使能信号dqe的电压电平为第三电压电平vl3时，可以经由数据输入/输出信号dq传输数据data。换言之，dq使能信号dqe的第一电压电平vl1可以对应于命令锁存使能信号cle的使能状态，而dq使能信号dqe的第二电压电平vl2可以对应于地址锁存使能信号ale的使能状态。因此，当dq使能信号dqe的电压电平为第一电压电平vl1或第二电压电平vl2时，控制逻辑电路320可以生成对应于pam-4模式的模式信号mode，以及当dq使能信号dqe的电压电平为第三电压电平vl3或第四电压电平vl4时，控制逻辑电路320可以生成对应于nrz模式的模式信号mode。这在情况2中示出。
111.在本发明构思的实施例中，当写使能信号nwe处于切换状态时，控制逻辑电路320
可以生成对应于pam-4模式的模式信号mode。这在情况3中示出。当写使能信号nwe处于切换关闭状态(例如，高电平状态)时，控制逻辑电路320可以生成对应于nrz模式的模式信号mode。这在情况3中示出。
112.在本发明构思的实施例中，当从存储控制器400接收的或发送给存储控制器400的数据选通信号dqs处于切换关闭状态(例如，高电平状态或高电阻(hi-z)状态)时，控制逻辑电路320可以生成对应于pam-4模式的模式信号mode。这在情况4中示出。当从存储控制器400接收的或发送给存储控制器400的数据选通信号dqs或读使能信号nre处于切换状态时，控制逻辑电路320可以生成对应于nrz模式的模式信号mode。这在情况4中示出。例如，当在编程操作中数据选通信号dqs处于切换状态时，控制逻辑电路320可以生成对应于nrz模式的模式信号mode。当在读操作中数据选通信号dqs或读使能信号nre处于切换状态时，控制逻辑电路320可以生成对应于nrz模式的模式信号mode。
113.在本发明构思的实施例中，控制逻辑电路320可以基于模式设置信号mss生成模式信号mode。在这种情况下，模式设置信号mss可以是由存储控制器400发送给存储器件300以确定存储器件300的数据输入/输出信号dq的采样方法或调制方法的控制信号ctrl。模式设置信号mss可以由存储控制器400经由单独的模式设置引脚(例如，标志引脚)发送给存储器件300。例如，当经由模式设置信号mss发送
‘1’
时，控制逻辑电路320可以生成对应于pam-4模式的模式信号mode。这在情况5中示出。当经由模式设置信号mss发送
‘0’
时，控制逻辑电路320可以生成对应于nrz模式的模式信号mode。这在情况5中示出。然而，本发明构思不限于此，可以基于模式设置信号mss生成指示各种模式(例如，pam-4、pam-8、pam-16和nrz模式)的模式信号mode。在本发明构思的另一实施例中，可以基于设置特征命令由存储控制器400将模式设置信号mss发送给存储器件300。
114.图9示出了根据图5a的实施例，控制逻辑电路320生成模式信号mode的示例，但是图9中的生成模式信号mode的示例可以应用于图5b至5d的实施例。在图5b的实施例中，控制逻辑电路320可以响应于图9的条件以与图9的模式相反的模式生成模式信号mode。例如，当命令锁存使能信号cle或地址锁存使能信号ale处于使能状态时，控制逻辑电路320可以生成对应于nrz模式的模式信号mode。当命令锁存使能信号cle和地址锁存使能信号ale被禁用时，控制逻辑电路320可以生成对应于pam-4模式的模式信号mode。在这种情况下，可以在nrz模式下采样包括命令cmd和地址addr在内的数据输入/输出信号dq，并且可以在pam-4模式下被采包括数据data的数据输入/输出信号dq。另外，可以以pam-4方法生成包括数据data的数据输入/输出信号dq。
115.在下文中，参考图10至16，将详细描述用于按照从pam-4方法和nrz方法中选择的方法来生成数据输入/输出信号dq的发送器、以及用于按照从pam-4模式和nrz模式中选择的模式对数据输入/输出信号dq进行采样的接收器。为了便于描述，将基于图3中的第二发送器401和第一接收器302来描述根据本发明构思的实施例的发送器和接收器。在这种情况下，在图3中，第一发送器301和第二接收器402可以分别与第二发送器401和第一接收器302基本相同地配置。
116.图10是根据本发明构思的实施例的发送器的示例的框图。发送器420可以对应于图3中的存储控制器400的第二发送器401。参照图10，发送器420可以包括位划分器或位分离器421、预处理电路422、第一驱动器423和第二驱动器424。发送器420还可以包括布置在
dq引脚dq_p’和地电压vss之间的电阻器rzq。
117.位分离器421可以基于时钟信号ck，将要经由发送器420发送的命令cmd、地址addr或数据data的位按两个位进行分离或划分。分离的两个位可以划分为最高有效位msb和最低有效位lsb。最高有效位msb和最低有效位lsb可以提供给预处理电路422。例如，最高有效位msb和最低有效位lsb可以并行发送给预处理电路422。
118.在本发明构思的实施例中，时钟信号ck的频率可以根据要基于数据输入/输出信号dq传输的符号类型而变化。例如，用于发送数据data的时钟信号ck的频率可以大于用于发送命令cmd和地址addr的时钟信号ck的频率。
119.预处理电路422可以接收最高有效位msb和最低有效位lsb，并且可以基于时钟信号ck和模式切换信号mos来预处理最高有效位msb和最低有效位lsb。因此，预处理电路422可以生成第一位bt0和第二位bt1。例如，预处理电路422可以基于时钟信号ck来生成4相时钟信号，并基于生成的4相时钟信号来生成第一位bt0和第二位bt1。
120.预处理电路422可以根据模式切换信号mos在pam-4模式或nrz模式下操作。例如，响应于对应于pam-4模式的模式切换信号，预处理电路422可以基于最低有效位lsb的值生成第一位bt0，并可以基于最高有效位msb的值生成第二位bt1。在这种情况下，预处理电路422可以在相同的时序(例如，时钟信号ck的边沿时序)处输出分别与最低有效位lsb和最高有效位msb对应的第一位bt0和第二位bt1。例如，响应于指示nrz模式的模式切换信号mos，预处理电路422可以基于最高有效位msb的值生成第一位bt0和第二位bt1，然后可以基于最低有效位lsb的值生成第一位bt0和第二位bt1。替代地，预处理电路422可以基于最低有效位lsb的值生成第一位bt0和第二位bt1，然后可以基于最高有效位msb的值生成第一位bt0和第二位bt1。换言之，在nrz模式下，可以根据最高有效位msb或最低有效位lsb的值来生成第一位bt0和第二位bt1以具有相同的值。在这种情况下，预处理电路422可以在第一时序(例如，时钟信号ck的第一边沿时序)输出与最高有效位msb对应的第一位bt0和第二位bt1，并且可以在第二时序(例如，时钟信号ck的第二边沿时序)输出与最低有效位lsb对应的第一位bt0和第二位bt1。例如，预处理电路422可以在nrz模式下基于4相时钟信号生成第一位bt0和第二位bt1。
121.第一驱动器423可以基于第二位bt1下拉或上拉第一节点n1的电压。第二驱动器424可以基于第一位bt0下拉或上拉第一节点n1的电压。例如，当第二位bt1为
‘0’
时，第一驱动器423可以上拉第一节点n1，而当第二位bt1为
‘1’
时，可以下拉第一节点n1。例如，由于第一驱动器423而改变的第一节点n1的电压幅度可以大于由于第二驱动器424而改变的第一节点n1的电压幅度。
122.在pam-4模式下，第一节点n1的电压可以被第一驱动器423和第二驱动器424控制为图4a中的第一电压电平vl1至第四电压电平vl4之一。在nrz模式下，第一节点n1的电压可以被第一驱动器423和第二驱动器424控制为第一电压电平vl1和第四电压电平vl4之一。因此，可以在pam-4模式下生成具有第一电压电平vl1至第四电压电平vl4之一的数据输入/输出信号dq，并且可以在nrz模式下生成具有第一电压电平vl1和第四电压电平vl4之一的数据输入/输出信号dq。
123.如图10所示，两个驱动器，换言之，第一驱动器423和第二驱动器424，可以用于在pam-4模式下传输两个位(换言之，最高有效位msb和最低有效位lsb)。然而，本发明构思不
限于此，并且m个驱动器(换言之，第一驱动器至第m驱动器)可以用于在pam-n模式下传输m个位。在这种情况下，位分离器421可以将命令cmd、地址addr和数据data的位按m个位分离或划分，并且预处理电路422可以通过预处理m个位来生成要提供给m个驱动器的第一位至第m位。因此，第一驱动器到第m驱动器可以基于第一位到第m位来生成具有第一电压电平到第m电压电平之一的数据输入/输出信号。
124.图11a示出了在pam-4模式下图10的发送器420的示例操作。图11b示出了在nrz模式下图10的发送器420的示例操作。
125.参考图10和11a，在pam-4模式下，发送器420可以基于命令cmd、地址addr或数据data的位来生成具有第一电压电平vl1至第四电压电平vl4之一的数据输入/输出信号dq。发送器420可以在时钟信号ck的一个周期期间(例如，在图4a和4b中的单位间隔ui期间)生成对应于两个位(换言之，msb和lsb)的数据输入/输出信号dq。
126.如图11a所示，当最高有效位msb为
‘1’
并且最低有效位lsb为
‘1’
时，预处理电路422可以生成
‘0’
作为第一位bt0，并可以生成
‘0’
作为第二位bt1。在这种情况下，具有第一电压电平vl1的数据输入/输出信号dq可以由第一驱动器423和第二驱动器424生成。
127.当最高有效位msb为
‘1’
并且最低有效位lsb为
‘0’
时，预处理电路422可以生成
‘1’
作为第一位bt0，并可以生成
‘0’
作为第二位bt1。在这种情况下，具有第二电压电平vl2的数据输入/输出信号dq可以由第一驱动器423和第二驱动器424生成。
128.当最高有效位msb为
‘0’
并且最低有效位lsb为
‘1’
时，预处理电路422可以生成
‘0’
作为第一位bt0，并可以生成
‘1’
作为第二位bt1。在这种情况下，具有第三电压电平vl3的数据输入/输出信号dq可以由第一驱动器423和第二驱动器424生成。
129.当最高有效位msb为
‘0’
并且最低有效位lsb为
‘0’
时，预处理电路422可以生成
‘1’
作为第一位bt0，并可以生成
‘1’
作为第二位bt1。在这种情况下，具有第四电压电平vl4的数据输入/输出信号dq可以由第一驱动器423和第二驱动器424生成。
130.参考图10和11b，在nrz模式下，发送器420可以基于命令cmd、地址addr或数据data的位来生成具有第一电压电平vl1和第四电压电平vl4之一的数据输入/输出信号dq。发送器420可以在时钟信号ck的第一周期(以下称为第一周期)期间生成对应于一个位(例如，最高有效位msb)的数据输入/输出信号dq，并且可以在时钟信号ck的第二周期(以下称为第二周期)期间生成对应于一个位(例如，最低有效位lsb)的数据输入/输出信号dq。
131.如图11b所示，在第一周期期间，当最高有效位msb为
‘1’
并且最低有效位lsb为
‘1’
时，预处理电路422可以生成
‘0’
作为第一位bt0，并生成
‘0’
作为第二位bt1。在这种情况下，具有第一电压电平vl1的数据输入/输出信号dq可以由第一驱动器423和第二驱动器424生成。换言之，在第一周期中，数据输入/输出信号dq可以具有第一电压电平vl1。预处理电路422可以在第二周期期间生成
‘0’
作为第一位bt0并生成
‘0’
作为第二位bt1。在这种情况下，具有第一电压电平vl1的数据输入/输出信号dq可以由第一驱动器423和第二驱动器424生成。换言之，在第二周期中，数据输入/输出信号dq可以具有第一电压电平vl1。
132.在第一周期期间，当最高有效位msb为
‘1’
并且最低有效位lsb为
‘0’
时，预处理电路422可以生成
‘0’
作为第一位bt0，并生成
‘0’
作为第二位bt1。在这种情况下，具有第一电压电平vl1的数据输入/输出信号dq可以由第一驱动器423和第二驱动器424生成。换言之，在第一周期中，数据输入/输出信号dq可以具有第一电压电平vl1。预处理电路422可以在第
二周期期间生成
‘1’
作为第一位bt0并生成
‘1’
作为第二位bt1。在这种情况下，具有第四电压电平vl4的数据输入/输出信号dq可以由第一驱动器423和第二驱动器424生成。换言之，在第二周期中，数据输入/输出信号dq可以具有第四电压电平vl4。
133.在第一周期期间，当最高有效位msb为
‘0’
并且最低有效位lsb为
‘1’
时，预处理电路422可以生成
‘1’
作为第一位bt0，并生成
‘1’
作为第二位bt1。在这种情况下，具有第四电压电平vl4的数据输入/输出信号dq可以由第一驱动器423和第二驱动器424生成。换言之，在第一周期中，数据输入/输出信号dq可以具有第四电压电平vl4。预处理电路422可以在第二周期期间生成
‘0’
作为第一位bt0并生成
‘0’
作为第二位bt1。在这种情况下，具有第一电压电平vl1的数据输入/输出信号dq可以由第一驱动器423和第二驱动器424生成。换言之，在第二周期中，数据输入/输出信号dq可以具有第一电压电平vl1。
134.在第一周期期间，当最高有效位msb为
‘0’
并且最低有效位lsb为
‘0’
时，预处理电路422可以生成
‘1′
作为第一位bt0，并生成
‘1’
作为第二位bt1。在这种情况下，具有第四电压电平vl4的数据输入/输出信号dq可以由第一驱动器423和第二驱动器424生成。换言之，在第一周期中，数据输入/输出信号dq可以具有第四电压电平vl4。预处理电路422可以在第二周期期间生成
‘1’
作为第一位bt0并生成
‘1’
作为第二位bt1。在这种情况下，具有第四电压电平vl4的数据输入/输出信号dq可以由第一驱动器423和第二驱动器424生成。换言之，在第二周期中，数据输入/输出信号dq可以具有第四电压电平vl4。
135.如上所述，在pam-4模式下时钟信号ck的一个周期期间，以及在nrz模式下的时钟信号ck的两个周期期间，可以传输最高有效位msb和最低有效位lsb(换言之，两个位)。因此，在pam-4模式下可以比在nrz模式下更快地传输命令cmd和地址addr。
136.图12是图10中的第一驱动器423和第二驱动器424的示例电路图。参考图12，第一驱动器423可以包括第一p型晶体管pm1、第二p型晶体管pm2、第三p型晶体管pm3和第四p型晶体管pm4(下文中，称为p沟道金属氧化物半导体(pmos))以及第一n型晶体管nm1、第二n型晶体管nm2、第三n型晶体管nm3和第四n型晶体管nm4(下文中，称为n沟道金属氧化物半导体(nmos))。当第二位bt1为
‘0’
时，第一pmos pm1至第四pmos pm4可以导通，并且第一节点n1的电压基于电源电压vdd被上拉。在这种情况下，第一nmos nm1至第四nmos nm4可以截止。当第二位bt2为
‘1’
时，第一nmos nm1至第四nmos nm4可以导通，并且第一节点n1的电压基于地电压vss被下拉。在这种情况下，第一pmos pm1至第四pmos pm4可以截止。
137.第二驱动器424可以包括第五pmos pm5和第六pmos pm6、以及第五nmos nm5和第六nmos nm6。当第一位bt0为
‘0’
时，第五pmos pm5和第六pmos pm6可以导通，并且第一节点n1的电压可以基于电源电压vdd被上拉。在这种情况下，第五nmos nm5和第六nmos nm6可以截止。当第一位bt0为
‘1’
时，第五nmos nm5和第六nmos nm6可以导通，并且第一节点n1的电压可以基于地电压vss被下拉。在这种情况下，第五pmos pm5和第六pmos pm6可以截止。
138.如图12所示，由于第一驱动器423包括的用于上拉操作和下拉操作的晶体管比第二驱动器424多，所以第一节点n1由于第一驱动器423的上拉电平和下拉电平可以大于第一节点n1由于第二驱动器424的上拉电平和下拉电平。因此，根据在pam-4模式下生成的第一位bt0和第二位bt1，第一节点n1的电压可以是第一电压电平vl1至第四电压电平vl4中的一个，并且可以生成具有第一电压电平vl1至第四电压电平vl4中的一个的数据输入/输出信号dq。此外，根据在nrz模式下生成的第一位bt0和第二位bt1，第一节点n1的电压可以具有
第一电压电平vl1和第四电压电平vl4中的一个，并且可以生成具有第一电压电平vl1和第四电压电平vl4中的一个的数据输入/输出信号dq。
139.图13是根据本发明构思的实施例的接收器的示例的框图。接收器370可以对应于图3中的存储器件300中的第一接收器302。参考图13，接收器370可以包括第一读出放大器371至第三读出放大器373、输出解码器374和寄存器电路375。
140.第一读出放大器371至第三读出放大器373中的每一个都可以接收数据输入/输出信号dq。第一读出放大器371至第三读出放大器373中的每一个都可以基于第一内部时钟信号ick1进行操作。第一读出放大器371可以将数据输入/输出信号dq的电压电平与第一参考电压vref1进行比较，并输出第一比较结果dt1。第二读出放大器372可以将数据输入/输出信号dq的电压电平与第二参考电压vref2进行比较，并输出第二比较结果dt2。第三读出放大器373可以将数据输入/输出信号dq的电压电平与第三参考电压vref3进行比较，并输出第三比较结果dt3。例如，当数据输入/输出信号dq的电压电平大于第一参考电压vref1时，第一读出放大器371可以输出
‘1’
作为第一比较结果dt1。当数据输入/输出信号dq的电压电平小于第一参考电压vref1时，第一读出放大器371可以输出
‘0’
作为第一比较结果dt1。作为另一示例，当数据输入/输出信号dq的电压电平大于第三参考电压vref3时，第三读出放大器373可以输出
‘1’
作为第三比较结果dt3。
141.第一读出放大器371至第三读出放大器373可以分别基于第一比较使能信号en1至第三比较使能信号en3输出第一比较结果dt1至第三比较结果dt3。例如，第一读出放大器371可以响应于处于使能状态(例如，高电平状态)的第一比较使能信号en1，将数据输入/输出信号dq的电压电平与第一参考电压vref1进行比较，并输出第一比较结果dt1。第一读出放大器371可以响应于处于禁用状态(例如，低电平状态)的第一比较使能信号en1而输出特定值(例如，
‘0’
)作为第一比较结果dt1。换言之，第一比较使能信号en1以第一电平控制第一读出放大器371的比较操作，并以不同于第一电平的第二电平控制第一读出放大器371的输出操作。类似地，第二读出放大器372和第三读出放大器373可以分别基于第二比较使能信号en2和第三比较使能信号en3输出第二比较结果dt2和第三比较结果dt3。
142.在本发明构思的实施例中，可以根据图8中的模式信号mode生成第一比较使能信号en1至第三比较使能信号en3。例如，可以根据对应于pam-4模式的模式信号mode生成处于使能状态的第一比较使能信号en1至第三比较使能信号en3。在这种情况下，第一读出放大器371至第三读出放大器373可以将数据输入/输出信号dq的电压电平与第一参考电压vref1至第三参考电压vref3进行比较，并输出第一比较结果dt1至第三比较结果dt3。根据与nrz模式对应的模式信号mode，可以生成处于禁用状态的第一比较使能信号en1和第三比较使能信号en3，并且可以生成处于使能状态的第二比较使能信号en2。在这种情况下，第一读出放大器371和第三读出放大器373可以输出特定值(例如，“0”)的第一比较结果dt1至第三比较结果dt3，并且第二读出放大器372可以比较数据输入/输出信号dq的电压电平与第二参考电压vref2并输出第二比较结果dt2。例如，第一比较使能信号en1至第三比较使能信号en3可以由接收器370基于模式信号mode生成，或者可以由控制逻辑电路320与模式信号mode一起提供给接收器370。
143.如参考图2所描述的，第一内部时钟信号ick1可以基于从存储控制器400接收到的切换状态的信号(例如，写使能信号nwe或数据选通信号dqs)生成。例如，当随着从存储控制
器400接收命令cmd和地址addr而接收到处于切换状态的写使能信号nwe时，可以基于写使能信号nwe生成第一内部时钟信号ick1。当随着从存储控制器400接收数据data而接收到处于切换状态的数据选通信号dqs时，可以基于数据选通信号dqs生成第一内部时钟信号ick1。例如，可以基于写使能信号nwe生成对应于第一频率的第一内部时钟信号ick1，并且可以基于数据选通信号dqs生成与大于第一频率的第二频率对应的第一内部时钟信号ick1。因此，包括命令cmd和地址addr的数据输入/输出信号dq的采样时段可以大于包括数据data的数据输入/输出信号dq的采样时段。
144.输出解码器374可以通过基于第一比较结果dt1至第三比较结果dt3执行解码操作来生成最高有效位msb’和最低有效位lsb’。例如，输出解码器374可以根据特定解码规则(例如，图14的预存表)生成最高有效位msb’和最低有效位lsb’。例如，在pam-4模式下，基于第一比较结果dt1至第三比较结果dt3生成的最高有效位msb’和最低有效位lsb’两者都可以具有有效值。在nrz模式下，基于第一比较结果dt1至第三比较结果dt3生成的最高有效位msb’可以具有有效值，而最低有效位lsb
′
具有无效值。换言之，在pam-4模式下，可以并行输出有效的两个位作为最高有效位msb’和最低有效位lsb’，并且在nrz模式下，可以在第一时序输出两个有效位中的一个作为最高有效位msb’，以及可以在第二时序输出两个有效位中的另一个作为最高有效位msb’。
145.寄存器电路375可以基于第二内部时钟信号ick2和模式信号mode进行操作。寄存器电路375可以基于第二内部时钟信号ick2将最高有效位msb’和最低有效位lsb’存储在内部寄存器中，并可以根据模式信号mode输出最高有效位msb’和最低有效位lsb’中的至少一个作为命令cmd、地址addr或数据data。
146.在pam-4模式下(换句话说，当接收到对应于pam-4模式的模式信号mode时)，寄存器电路375可以输出基于第二内部时钟信号ick2存储的最高有效位msb
′
和最低有效位lsb’。例如，寄存器电路375可以串行或并行地输出最高有效位msb
′
和最低有效位lsb’。在nrz模式下(换句话说，当接收到对应于nrz模式的模式信号mode时)，寄存器电路375可以仅输出基于第二内部时钟信号ick2存储的最高有效位msb’和最低有效位lsb’之中的最高有效位msb’。在pam-4模式和nrz模式下，从寄存器电路375输出的位可以作为命令cmd、地址addr或数据data发送给核心电路(例如，图8中的控制逻辑电路320或页缓冲器电路340)。
147.可以基于从存储控制器400接收到的处于切换状态的信号来生成第二内部时钟信号ick2。例如，与第一内部时钟信号ick1一样，可以基于写使能信号nwe或数据选通信号dqs生成第二内部时钟信号ick2。例如，第二内部时钟信号ick2可以包括具有彼此不同的相位的多个时钟信号(例如，图15a中的时钟信号ick2[0]和ick2[1])。在这种情况下，可以基于该多个时钟信号将最高有效位msb’和最低有效位lsb’存储在寄存器电路375中。
[0148]
如图13所示，在pam-4模式下，可以使用三个读出放大器，换言之，读出放大器371至373来从数据输入/输出信号dq获得两个位(例如，最高有效位msb’和最低有效位lsb’)。然而，本发明构思不限于此，并且在pam-n模式下，可以使用(n-1)个读出放大器(例如，第一读出放大器至第(n-1)读出放大器)从数据输入/输出信号dq获得m个位。在这种情况下，在pam-n模式下，第一读出放大器至第(n-1)读出放大器可以通过将数据输入/输出信号dq的电压电平与第一参考电压至第(n-1)参考电压中的每一个进行比较来输出第一比较结果至第(n-1)比较结果，以及在nrz模式下，第一读出放大器至第(n-1)读出放大器可以通过将数
据输入/输出信号dq的电压电平与第一参考电压至第(n-1)参考电压中的特定参考电压(例如，具有中间电平的参考电压)进行比较来输出第一比较结果至第(n-1)比较结果。在nrz模式下，第一读出放大器至第(n-1)读出放大器可以将第一比较结果至第(n-1)比较结果之中除与特定参考电压对应的比较结果之外的其余比较结果中的每一个作为特定值(例如，
‘0’
)输出。输出解码器374可以通过基于(n-1)个比较结果执行解码操作来输出m个位。在pam-n模式下，寄存器电路375可以输出由输出解码器374输出的m个位作为命令cmd、地址addr或数据data，以及在nrz模式下，寄存器电路375可以输出由输出解码器374输出的m个位中的一个位作为命令cmd、地址addr或数据data。
[0149]
图14是图13的接收器370的示例操作的图。参考图13和图14，当数据输入/输出信号dq通过pam-4方法传输时，第一读出放大器371至第三读出放大器373可以响应于数据输入/输出信号dq的第一电压电平vl1至第四电压电平vl4，输出
‘
111’、
‘
011’、
‘
001’和
‘
000’，分别作为第一比较结果dt1至第三比较结果dt3。在这种情况下，输出解码器374可以响应于第一比较结果dt1至第三比较结果dt3而输出
‘
11’、
‘
10’、
‘
01’和
‘
00’作为最高有效位msb’和最低有效位lsb’。寄存器电路375可以输出输出位
‘
11’、
‘
10’、
‘
01’和
‘
00’作为命令cmd、地址addr或数据data。输出位
‘
11’、
‘
10’、
‘
01’和
‘
00’可以分别与图11a中对应于第一电压电平vl1至第四电压电平vl4的最高有效位msb和最低有效位lsb相同。换言之，由图10的发送器420通过pam-4方法发送的最高有效位msb和最低有效位lsb可以由在pam-4模式下操作的接收器370获得。
[0150]
当数据输入/输出信号dq以nrz方法传输时，第一读出放大器371至第三读出放大器373可以响应于数据输入/输出信号dq的第一电压电平vl1和第四电压电平vl4，输出
‘
010’和
‘
000’分别作为第一比较结果dt1至第三比较结果dt3。在这种情况下，输出解码器374可以响应于第一比较结果dt1至第三比较结果dt3而输出
‘
11’和
‘
00’作为最高有效位msb’和最低有效位lsb’。寄存器电路375可以仅输出最高有效位msb’，换言之，输出位中的
‘1’
和
‘0’
(换言之，
‘
11’和
‘
00’)，作为命令cmd、地址addr或数据data。最高有效位msb’，换言之，输出位中的
‘1’
和
‘0’
(换言之，
‘
11’和
‘
00’)可以与图11b中对应于第一电压电平vl1和第四电压电平vl4中的每一个的最高有效位msb或最低有效位lsb相同。例如，当由图10的发送器420以nrz方法在第一周期期间发送最高有效位msb以及在第二周期期间发送最低有效位lsb时，基于第一周期的数据输入/输出信号dq输出的最高有效位msb’可以与最高有效位msb相同，以及基于第二周期的数据输入/输出信号dq输出的最高有效位msb’可以与最低有效位lsb相同。换言之，由图10的发送器420通过nrz方法发送的最高有效位msb和最低有效位lsb可以由在nrz模式下操作的接收器370获得。
[0151]
图15a是在pam-4模式下图13中的寄存器电路375的示例操作的时序图。图15b是在nrz模式下图13中的寄存器电路375的示例操作的时序图。参考图15a和15b描述示例，其中在pam-4模式和nrz模式下，基于第二内部时钟信号ick2[0]和ick2[1]将命令cmd、地址addr或数据data的第一位b1至第八位b8存储在寄存器电路375中。第二内部时钟信号ick2[0]和ick2[1]可以具有彼此不同的相位。
[0152]
参考图15a，在pam-4模式下，寄存器电路375可以接收具有有效值的最高有效位msb’和最低有效位lsb’。例如，在第一时间点t1至第四时间点t4，寄存器电路375可以分别接收位b1、b3、b5和b7作为最高有效位msb’，以及分别接收位b2、b4、b6和b8作为最低有效位
lsb’。寄存器电路375可以基于具有第一相位的第二内部时钟信号ick2[0]在第一时间点t1存储第一位b1和第二位b2，并且可以在第三时间点t3存储第五位b5和第六位b6。例如，当第二内部时钟信号ick2[0]在第一时间点t1为高时，第一位b1和第二位b2可以由寄存器电路375存储，以及当第二内部时钟信号ick2[0]在第三时间点t3为高时，第五位和第六位可以由寄存器电路375存储。寄存器电路375可以基于具有第二相位的第二内部时钟信号ick2[1]在第二时间点t2存储第三位b3和第四位b4，并且可以在第四时间点t4存储第七位b7和第八位b8。寄存器电路375可以在每个时间点输出所存储的最高有效位msb’和最低有效位lsb’作为命令cmd、地址addr或数据data。
[0153]
参照图15b，在nrz模式下，寄存器电路375可以接收具有有效值的最高有效位msb’和具有无效值的最低有效位lsb’。例如，寄存器电路375可以基于最高有效位msb’分别在第一时间点t1至第八时间点t8接收第一位b1至第八位b8。寄存器电路375可以基于具有第一相位的第二内部时钟信号ick2[0]分别在第一时间点t1、第三时间点t3、第五时间点t5和第七时间点t7存储第一位b1、第三位b3、第五位b5和第七位b7。换言之，当第二内部时钟信号ick2[0]具有高电平时，寄存器电路375可以分别在第一时间点t1、第三时间点t3、第五时间点t5和第七时间点t7存储第一位b1、第三位b3、第五位b5和第七位b7。寄存器电路375可以基于具有第二相位的第二内部时钟信号ick2[1]，分别在第二时间点t2、第四时间点t4、第六时间点t6和第八时间点t8存储第二位b2、第四位b4、第六位b6和第八位b8。换言之，当第二内部时钟信号ick2[1]具有高电平时，寄存器电路375可以分别在第二时间点t2、第四时间点t4、第六时间点t6和第八时间点t8存储第二位b2、第四位b4、第六位b6和第八位b8。寄存器电路375可以仅输出在每个时间点存储的最高有效位msb’作为命令cmd、地址addr或数据data。
[0154]
在图15a和15b中，描述了寄存器电路375基于两个第二内部时钟信号(换言之，ick2[0]和ick2[1])进行操作的示例，但是第二内部时钟信号的数量ick2可以不同地改变。例如，第二内部时钟信号ick2的数量可以根据寄存器电路375的内部寄存器的数量而变化。
[0155]
图16是图13中的寄存器电路375的示例框图。可以参考图16描述用于执行图15a和15b的操作示例的寄存器电路375。寄存器电路375可以包括第一寄存器381、第二寄存器382和选择电路383。
[0156]
第一寄存器381可以基于第二内部时钟信号ick2[0]存储最高有效位msb’。例如，如参考图15a和15b所描述的，第一寄存器381可以在pam-4模式和nrz模式下存储具有有效值的最高有效位msb’。
[0157]
第二寄存器382可以基于第二内部时钟信号ick2[1]存储最低有效位lsb’。例如，如参考图15a和15b所描述的，第二寄存器382可以在pam-4模式下存储具有有效值的最低有效位lsb’，以及可以在nrz模式下存储具有无效值的最低有效位lsb’。
[0158]
选择电路383可以接收存储在第一寄存器381和第二寄存器382中的最高有效位msb’和最低有效位lsb’。选择电路383可以根据模式信号mode，基于最高有效位msb’和最低有效位lsb’输出与命令cmd、地址addr或数据data相对应的位。例如，选择电路383可以在pam-4模式下输出最高有效位msb’和最低有效位lsb’两者，而在nrz模式下仅输出最高有效位msb’。
[0159]
如上所述，当以pam-4方法接收命令cmd和地址addr时，选择电路383可以输出最高
有效位msb’和最低有效位lsb’分别作为命令cmd和地址addr。当以nrz方法接收数据data时，选择电路383可以仅输出最高有效位msb’作为数据data。
[0160]
图17是根据本发明构思的实施例的应用有存储器件的固态驱动器(ssd)系统的框图。参考图17，ssd系统1000可以包括主机1100和ssd 1200。
[0161]
ssd 1200可以经由信号连接器1201与主机1100交换信号sig，并经由电源连接器1202接收电力pwr。ssd 1200可以包括ssd控制器1210、多个闪存(nvm)1221、1222、...、122m、辅助电源1230和缓冲存储器1240。多个nvm 1221至122m中的每一个可以经由多个通道连接到ssd控制器1210。
[0162]
ssd控制器1210可以响应于从主机1100接收的信号sig来控制多个nvm 1221至122m。ssd控制器1210可以在缓冲存储器1240中存储内部生成的信号或从外部发送的信号(例如，从主机1100接收的信号sig)。ssd控制器1210可以对应于上面参照图1至图16描述的存储控制器200和400。例如，ssd控制器1210可以pam-4方法向多个nvm 1221至122m发送命令cmd和地址addr，并且可以nrz方法向多个nvm 1221至122m发送数据data。因此，可以提高ssd 1200的输入/输出效率。
[0163]
多个nvm 1221至122m可以在ssd控制器1210的控制下进行操作。多个nvm 1221到122m中的每一个可以对应于上面参照图1至图16描述的存储器件100和300。例如，多个闪存1221至122m中的每一个可以在pam-4模式下对命令cmd和地址addr采样，以及在nrz模式下对数据data采样。
[0164]
辅助电源1230可以经由电源连接器1202连接到主机1100。辅助电源1230可以从主机1100接收电力pwr，并用接收的电力pwr充电。当来自主机1100的供电不顺畅时，辅助电源1230可以为ssd 1200供电。
[0165]
图18是根据本发明构思的实施例的应用有存储系统的网络系统的框图。参考图18，网络系统2000可以是收集各种数据并提供服务的设施，并且可以被称为数据中心或数据储存中心。网络系统2000可以包括多个应用服务器(包括第一应用服务器2100至第n应用服务器2100n)和多个储存服务器(包括第一储存服务器2200至第m储存服务器2200m)，并且应用服务器2100至2100n和储存服务器2200至2200m可以被称为计算节点。应用服务器2100至2100n的数量和储存服务器2200至2200m的数量可以根据本发明构思的实施例不同地选择，并且应用服务器2100至2100n的数量和储存服务器2200至2200m的数量可以彼此不同。
[0166]
应用服务器2100至2100n和储存服务器2200至2200m可以经由网络2300相互通信。网络2300可以通过使用光纤通道(fc)、以太网等来实现。在这种情况下，fc可以是用于高速数据传输的媒介，并且可以使用提供高性能/高可用性的光开关。根据网络2300的访问方法，储存服务器2200至2200m可以提供作为文件储存设备、块储存设备或对象储存设备。
[0167]
在本发明构思的实施例中，网络2300可以包括诸如储存区域网络(san)的储存专用网络。例如，san可以包括通过使用fc网络根据fc协议(fcp)实现的fc-san。在本发明构思的实施例中，san可以包括通过使用tcp/ip网络根据因特网(i)小型计算机系统接口(scsi)(iscsi)(即，传输控制协议/互联网协议(tcp/ip)上scsi，或互联网scsi协议)实现的因特网协议(ip)san(ip-san)。在本发明构思的实施例中，网络2300可以包括诸如tcp/ip网络的通用网络。例如，网络2300可以根据诸如以太网上fc(fcoe)、网络附加储存(nas)和结构上节点版本管理器高速(nvme-of)之类的协议来实现。
[0168]
在下文中，主要描述第一应用服务器2100和第一储存服务器2200。对第一应用服务器2100的描述可以应用于其他应用服务器，例如，2100n，而对第一储存服务器2200的描述可以应用于其他储存服务器，例如，2200m。
[0169]
第一应用服务器2100可以包括处理器2110和存储器2120。处理器2110可以控制第一应用服务器2100的所有操作，并且可以访问存储器2120以执行加载在存储器2120中的命令和/或数据。根据本发明构思的实施例，可以不同地选择第一应用服务器2100中包括的处理器2110的数量和存储器2120的数量。在本发明构思的实施例中，处理器2110和存储器2120可以提供处理器-存储器对。在本发明构思的实施例中，处理器2110的数量和存储器2120的数量可以彼此不同。
[0170]
第一应用服务器2100还可以包括储存设备2150。根据本发明构思的实施例，可以不同地选择第一应用服务器2100中包括的储存设备2150的数量。处理器2110可以向储存设备2150提供命令，并且储存设备2150可以响应于从处理器2110接收到的命令而操作。然而，本发明构思不限于此，并且第一应用服务器2100可以不包括储存设备2150。
[0171]
第一应用服务器2100还可以包括切换器2130和网络接口卡(nic)2140。切换器2130可以在处理器2110的控制下选择性地将处理器2110连接到储存设备2150，或者可以选择性地将nic 2140连接到储存设备2150。nic 2140可以包括有线接口、无线接口、蓝牙接口、光接口等。在本发明构思的实施例中，处理器2110和nic 2140可以集成为一体。在本发明构思的实施例中，储存设备2150和nic 2140可以集成为一体。
[0172]
第一应用服务器2100可以经由网络2300存储由用户或客户端请求要存储在储存服务器2200至2200m之一中的数据。此外，第一应用服务器2100可以经由网络2300从储存服务器2200至2200m之一获得用户或客户端请求的要读取的数据。例如，应用服务器2100可以实现为web服务器、数据库管理系统(dbms)等。
[0173]
第一应用服务器2100分别可以经由网络2300访问第n应用服务器2100n中包括的存储器2120n或储存设备2150n，或者可以经由网络2300访问储存服务器2200和2200m中包括的存储器2220和2220m或储存设备2250和2250m。因此，第一应用服务器2100可以对应用服务器2100和2100n以及/或者储存服务器2200和2200m中存储的数据执行各种操作。例如，第一应用服务器2100可以执行用于在应用服务器2100和2100n以及/或者储存服务器2200和2200m之间移动或复制数据的命令。在这种情况下，可以经由网络2300以加密状态移动数据以保证安全或隐私。
[0174]
第一储存服务器2200可以包括处理器2210和存储器2220。处理器2210可以控制第一储存服务器2200的所有操作，并访问存储器2220以执行加载在存储器2220中的命令和/或数据。根据本发明构思的实施例，可以不同地选择包括在第一储存服务器2200中的处理器2210的数量和存储器2220的数量。在本发明构思的实施例中，处理器2210和存储器2220可以被配置为处理器-存储器对。在本发明构思的实施例中，处理器2210的数量和存储器2220的数量可以彼此不同。
[0175]
处理器2210可以包括单核处理器或多核处理器。例如，处理器2210可以包括通用处理器、中央处理单元(cpu)、图形处理单元(gpu)、数字信号处理器(dsp)、微控制器(mcu)、微处理器、网络处理器、嵌入式处理器、现场可编程门阵列(fpga)、专用指令集处理器(asip)、专用集成电路处理器(asic)等。
[0176]
第一储存服务器2200还可以包括至少一个储存设备2250。根据本发明构思的实施例，可以不同地选择包括在第一储存服务器2200中的储存设备2250的数量。储存设备2250可以包括控制器(ctrl)2251、nand闪存(nand)2252、dram 2253和接口(i/f)2254。在下文中，详细描述储存设备2250的配置和操作。储存设备2250的以下描述可以应用于其他储存设备2150、2150n和2250m。
[0177]
i/f 2254可以提供处理器2210到ctrl 2251的物理连接、以及nic 2240到ctrl 2251的物理连接。例如，i/f 2254可以以将储存设备2250直接连接到专用电缆的直接附加储存(das)方法来实现。此外，例如，i/f 2254可以以各种接口方法实现，例如高级技术附接(ata)、串行ata(sata)、外部sata(e-sata)、小型计算机系统接口(scsi)、串行附接scsi(sas)、外围组件互连(pci)、pci高速(pcie)、节点版本管理器(nvm)高速(nvme)、ieee 1394、通用串行总线(usb)、安全数字(sd)卡、多媒体卡(mmc)、嵌入式多媒体卡(emmc)和紧凑型闪存(cf)卡。
[0178]
ctrl 2251可以控制储存设备2250的所有操作。ctrl 2251可以响应于编程命令将数据编程到nand 2252，或者可以响应于读命令从nand 2252读取数据。例如，可以经由处理器2210或直接地，分别从第一储存服务器2200中的处理器2210、第m储存服务器2200m中的处理器2210m或应用服务器2100至2100n中的处理器2110至2110n提供编程命令和/或读命令。
[0179]
nand 2252可以包括多个nand闪存单元。然而，本发明构思不限于此，并且储存设备2250可以包括除nand 2252之外的其他nvm，例如，电阻ram(reram)、相变ram(pram)或磁ram(mram)，或磁储存介质或光储存介质等。
[0180]
dram 2253可以用作缓冲存储器。例如，dram 2253可以是双倍数据速率(ddr)sram(ddr sdram)、低功耗ddr(lpddr)sdram、图形ddr(gddr)sdram、rambus dram(rdram)或高带宽存储器(hbm)。然而，本发明构思不限于此，储存设备2250可以使用易失性存储器(vm)或除dram之外的非易失性存储器(nvm)作为缓冲存储器。dram 2253可以临时存储(例如，缓冲)要在nand 2252中编程的数据或从nand 2252读取的数据。
[0181]
第一储存服务器2200还可以包括切换器2230和nic 2240。根据处理器2210的控制，切换器2230可以选择性地将处理器2210连接到储存设备2250，或者可以选择性地将nic 2240连接到储存设备2250。在本发明构思的实施例中，处理器2210和nic 2240可以集成为一体。在本发明构思的实施例中，储存设备2250和nic 2240可以集成为一体。
[0182]
储存设备2150、2150n、2250和2250m可以对应于上面参照图1至图16描述的存储系统10和20。例如，ctrl 2251可以根据由处理器2110、2110n、2210和2210m之一提供的请求以pam-4方法向nand 2252发送命令cmd和地址addr。在这种情况下，nand 2252可以在pam-4模式下对命令cmd和地址addr进行采样。ctrl 2251可以以nrz方法将数据data发送给nand 2252。在这种情况下，nand 2252可以在nrz模式下对数据data进行采样。
[0183]
尽管已经参照本发明构思的实施例具体示出并描述了本发明构思，但是将会理解，在不脱离所附权利要求书的精神和范围的情况下，可以在其中进行形式和细节上的各种变化。