存储器控制器、非易失性存储器装置及其存储装置的制作方法

1.本发明构思涉及一种存储控制器和一种非易失性存储器装置。


背景技术：

2.闪速存储器是一种可以电擦除和编程的电子非易失性计算机存储器存储介质。闪速存储器通过改变存储器单元的阈电压存储数据，并且利用预定读电平读数据。近来，包括诸如固态驱动器(ssd)和存储卡的闪速存储器的存储装置被广泛使用。这是因为闪速存储器是非易失性元件，并且具有诸如低功耗和高集成度的优秀特性。
3.存储器控制器控制闪速存储器的操作。存储器控制器从多个主机接收命令，并且根据其中接收命令的顺序执行命令的操作。


技术实现要素：

4.本发明构思的实施例提供了一种能够在复杂的工作负荷情况下根据主机请求接收多个命令并且减小数据访问延时的存储器控制器。
5.本发明构思的实施例还提供了一种能够在复杂的工作负载情况下根据主机请求接收多个命令并且减小数据访问延时的非易失性存储器装置。
6.本发明构思的实施例提供了一种操作存储器控制器的方法，方法包括：第一主机从接收第一命令；在队列中存储第一命令；当第一命令比当前正在执行的第二命令具有更高的优先级时，将第二命令的操作暂停并且执行第一命令的读操作；以及在完成第一命令的读操作之后继续第二命令的操作。
7.本发明构思的实施例提供了一种存储器控制器，该存储器控制器包括：主机接口，其接收多个命令，并且输出对应于命令的数据；队列，其存储在主机接口处接收的命令；调度器，其根据队列中的命令的优先级调度操作序列；以及中央处理单元，其基于调度后的顺序根据队列中的命令从非易失性存储器装置中读数据，其中，当接收到比当前正在执行的第二命令更加紧急的第一命令时，暂停第二命令的操作，并且执行第一命令的操作。
8.本发明构思的实施例提供了一种非易失性存储器装置，该非易失性存储器装置包括：存储器单元阵列，其包括多个存储器单元并且存储数据；多个页缓冲器，其存储从存储器单元阵列读取的数据；命令控制单元，其响应于第一命令，推迟当前正在执行的第二命令的操作，并且执行第一命令的操作；缓冲器选择器，其在命令控制单元的控制下选择多个页缓冲器之一，以存储对应于第一命令或第二命令的数据；以及输出控制单元，其在命令控制单元的控制下输出选择的页缓冲器的数据。
9.本发明构思的实施例提供了一种数据中心，该数据中心包括：第一主机，其发送第一读命令；第二主机，其发送第二读命令；以及存储装置，其生成对应于第一读命令和第二读命令的多个任务，并且根据执行操作的优先级调度任务的操作顺序，其中，当在执行第一任务的操作的同时接收到更紧急的第二任务时，存储装置在完成第一任务的操作之前执行第二任务的操作，然后继续第一任务的操作。
附图说明
10.图1是用于解释根据本发明构思的一些实施例的存储系统的图。
11.图2是用于解释根据本发明构思的一些实施例的存储装置的图。
12.图3是用于解释根据本发明构思的一些实施例的存储器控制器的图。
13.图4和图5是用于解释根据本发明构思的一些实施例的队列的操作的图。
14.图6和图7是用于解释根据本发明构思的一些实施例的存储装置的操作的图。
15.图8和图9是用于解释根据本发明构思的一些实施例的存储装置的操作的图。
16.图10是用于解释根据本发明构思的一些实施例的非易失性存储器装置的图。
17.图11是用于解释根据本发明构思的一些实施例的非易失性存储器装置的图。
18.图12是用于解释根据本发明构思的一些实施例的非易失性存储器装置的读操作的图。
19.图13、图14和图15是用于解释根据本发明构思的一些实施例的非易失性存储器装置的读操作的图。
20.图16是用于解释操作根据本发明构思的一些实施例的存储器控制器的方法的流程图。
21.图17是用于解释包括根据本发明构思的一些实施例的存储装置的电子装置的图。
22.图18是用于解释包括根据本发明构思的一些实施例的存储装置的数据中心的图。
具体实施方式
23.图1是用于解释根据本发明构思的一些实施例的存储系统的图。
24.存储系统可包括主机1和存储装置10。此外，存储装置10可包括存储器控制器100和非易失性存储器装置(nvm)200。此外，根据本发明构思的示例性实施例，主机1可为多个主机。
25.存储装置10可包括响应于来自主机1的请求而存储数据的存储介质。作为示例，存储装置10可包括固态驱动器(ssd)、嵌入式存储器和可拆卸外部存储器中的至少一个。当存储装置10是ssd时，存储装置10可为符合快速非易失性存储器(nvme)标准的装置。如果存储装置10是嵌入式存储器或者外部存储器，存储装置10可为符合通用闪存(ufs)或者嵌入式多媒体卡(emmc)标准的装置。主机1和存储装置10各自可以根据采用的标准协议生成和发送分组。
26.存储器控制器100控制非易失性存储器装置200的驱动。存储器控制器100可以执行从非易失性存储器装置200中读数据和写或删除数据的操作。另外，存储器控制器100可以执行非易失性存储器装置200的存储器访问操作，以及各种用于管理的后台操作。下面将参照图3描述存储器控制器100的特定细节。
27.当存储装置10的非易失性存储器装置200包括闪速存储器时，闪速存储器可包括二维(2d)nand存储器阵列或者三维(3d)(或竖直)nand(vnand)存储器阵列。作为另一示例，存储装置10可包括各种其它类型的非易失性存储器。例如，可以将磁随机存取存储器(mram)、自旋转移转矩mram、导电桥接ram(cbram)、铁电ram(feram)、相变ram(pram)、电阻存储器(rram)和各种其它类型的存储器应用于存储装置10。将参照图10描述非易失性存储器装置200的特定细节。
28.图2是用于解释根据本发明构思的一些实施例的存储装置的图。
29.参照图2，存储装置20可包括非易失性存储器装置200和存储器控制器100。非易失性存储器装置200可以对应于经多个通道ch1至chm之一与存储器控制器100通信的非易失性存储器装置nvm11至nvmmn之一。非易失性存储器装置200可包括第一引脚p11、第二引脚p12、第三引脚p13、第四引脚p14、第五引脚p15、第六引脚p16、第七引脚p17和第八引脚p18、存储器接口电路210、控制逻辑220以及存储器单元阵列230。
30.存储器接口电路210可以通过第一引脚p11从存储器控制器100接收芯片使能信号nce。存储器接口电路210可以根据芯片使能信号nce通过第二引脚p12至第八引脚p18将信号发送至存储器控制器100和从存储器控制器100接收信号。例如，当芯片使能信号nce处于使能状态(例如，低电平)时，存储器接口电路210可以通过第二引脚p12至第八引脚p18将信号发送至存储器控制器100和从存储器控制器100接收信号。
31.存储器接口电路210可以通过第二引脚p12至第四引脚p14从存储器控制器100接收命令锁存器使能信号cle、地址锁存器使能信号ale和写使能信号nwe。存储器接口电路210可以通过第七引脚p17从存储器控制器100接收数据信号dq或者将数据信号dq发送至存储器控制器100。命令cmd、地址addr和数据data可通过数据信号dq转移。例如，数据信号dq可通过多条数据信号线转移。在这种情况下，第七引脚p17可包括对应于所述多条数据信号线的多个引脚。
32.存储器接口电路210可以基于写使能信号nwe的切换时序，从在命令锁存器使能信号cle的使能状态(例如，高电平状态)下接收的数据信号dq中获取命令cmd。存储器接口电路210可以基于写使能信号nwe的切换时序，从在地址锁存器使能信号ale的使能状态(例如，高电平状态)下接收的数据信号dq中获取地址addr。
33.在本发明构思的示例性实施例中，写使能信号nwe保持(例如，维持)静态(例如，高电平或低电平)，然后可在高电平与低电平之间切换。例如，写使能信号nwe可在发送命令cmd或地址addr时切换。因此，存储器接口电路210可以基于写使能信号nwe的切换时序获取命令cmd或地址addr。
34.存储器接口电路210可以通过第五引脚p15从存储器控制器100接收读使能信号nre。存储器接口电路210可以通过第六引脚p16从存储器控制器100接收数据选通信号dqs，或者将数据选通信号dqs发送至存储器控制器100。
35.在非易失性存储器装置200的数据data输出操作中，存储器接口电路210可以在输出数据data之前通过第五引脚p15接收切换的读使能信号nre。存储器接口电路210可根据读使能信号nre的切换产生切换的数据选通信号dqs。例如，存储器接口电路210可产生相对于读使能信号nre的切换起始时间在预定延迟(例如，tdqsre)之后开始切换的数据选通信号dqs。存储器接口电路210可基于数据选通信号dqs的切换时序发送包括数据data的数据信号dq。因此，数据data可按照数据选通信号dqs的切换时序排列并且被发送至存储器控制器100。
36.在非易失性存储器装置200的数据data输入操作中，当从存储器控制器100接收到包括数据data的数据信号dq时，存储器接口电路210可以将切换的数据选通信号dqs与来自存储器控制器100的数据data一起接收。存储器接口电路210可以基于数据选通信号dqs的切换时序从数据信号dq中获取数据data。例如，存储器接口电路210可以通过在数据选通信
号dqs的上升边沿和下降边沿采样数据信号dq来获取数据data。
37.存储器接口电路210可通过第八引脚p18将预备/忙碌输出信号nr/b发送至存储器控制器100。存储器接口电路210可通过预备/忙碌输出信号nr/b将存储器装置200的状态信息发送至存储器控制器100。当非易失性存储器装置200处于忙碌状态时(例如，当执行存储器装置200的内部操作时)，存储器接口电路210可将指示忙碌状态的预备/忙碌输出信号nr/b发送至存储器控制器100。当存储器装置200处于准备状态时(例如，当未执行或已完成存储器装置200的内部操作时)，存储器接口电路210可指示准备状态的预备/忙碌输出信号nr/b发送至存储器控制器100。例如，在存储器装置200响应于页读命令从存储器单元阵列230读数据data时，存储器接口电路210可将指示忙碌状态(例如，低电平)的预备/忙碌输出信号nr/b发送至存储器控制器100。例如，在存储器装置200响应于程序指令将数据data编程至存储器单元阵列230中的同时，存储器接口电路210可将指示忙碌状态的预备/忙碌输出信号nr/b发送至存储器控制器100。
38.控制逻辑220可以控制存储器装置200的各种操作。控制逻辑220可以从存储器接口电路210接收命令/地址cmd/addr。控制逻辑220可根据接收到的命令/地址cmd/addr产生用于控制存储器装置200的其它组件的控制信号。例如，控制逻辑220可产生用于在存储器单元阵列230中编程数据data或者从存储器单元阵列230中读取数据data的各种控制信号。
39.存储器单元阵列230可以根据控制逻辑220的控制存储从存储器接口电路210获取的数据data。存储器单元阵列230可以根据控制逻辑220的控制将存储的数据data输出至存储器接口电路210。
40.存储器单元阵列230可包括多个存储器单元。例如，所述多个存储器单元可为闪速存储器单元。然而，本发明构思不限于此，存储器单元可为rram单元、fram单元、晶闸管ram(tram)单元和mram单元。下文中，将集中于其中存储器单元是nand闪速存储器单元的实施例来描述本发明构思的实施例。
41.存储器控制器100可包括第一引脚p21、第二引脚p22、第三引脚p23、第四引脚p24、第五引脚p25、第六引脚p26、第七引脚p27和第八引脚p28以及控制器接口电路110。第一引脚p21至第八引脚p28可以对应于非易失性存储器装置200的第一引脚p11至第八引脚p18。
42.控制器接口电路110可通过第一引脚p21将芯片使能信号nce发送至非易失性存储器装置200。控制器接口电路110可以通过第二引脚p22至第八引脚p28将信号发送至通过芯片使能信号nce选择的非易失性存储器装置200和从通过芯片使能信号nce选择的非易失性存储器装置200接收信号。
43.控制器接口电路110可通过第二引脚p22至第四引脚p24将命令锁存器使能信号cle、地址锁存器使能信号ale和写使能信号nwe发送至非易失性存储器装置200。控制器接口电路110可通过第七引脚p27将数据信号dq发送至存储器装置200，或者从非易失性存储器装置200接收数据信号dq。
44.控制器接口电路110可将包括命令cmd或地址addr的数据信号dq与切换的使能信号nwe一起发送至非易失性存储器装置200。控制器接口电路110可通过发送具有使能状态的命令锁存器使能信号cle将包括命令cmd的数据信号dq发送至非易失性存储器装置200，并且可通过发送具有使能状态的地址锁存器使能信号ale将包括地址addr的数据信号dq发送至存储器装置200。
45.控制器接口电路110可通过第五引脚p25将读使能信号nre发送至存储器装置200。控制器接口电路110可以通过第六引脚p26从非易失性存储器装置200接收数据选通信号dqs，或者可通过第六引脚p26将数据选通信号dqs发送至非易失性存储器装置200。
46.在非易失性存储器装置200的数据data输出操作中，控制器接口电路110可产生切换的读使能信号nre，并且将读使能信号nre发送至非易失性存储器装置200。例如，控制器接口电路110可产生在输出数据data之前从静态(例如，高电平或低电平)改变为切换状态的读使能信号nre。因此，可基于非易失性存储器装置200中的读使能信号nre生成切换的数据选通信号dqs。控制器接口电路110可以从非易失性存储器装置200接收包括数据data的数据信号dq以及切换的数据选通信号dqs。控制器接口电路110可以基于数据选通信号dqs的切换时序从数据信号dq获取数据data。
47.在非易失性存储器装置200的数据data输入操作中，控制器接口电路110可产生切换的数据选通信号dqs。例如，控制器接口电路110可在发送数据data之前产生从静态(例如，高电平或低电平)改变为切换状态的数据选通信号dqs。控制器接口电路110可基于数据选通信号dqs的切换时序将包括数据data的数据信号dq发送至非易失性存储器装置200。
48.控制器接口电路110可以通过第八引脚p28从非易失性存储器装置200接收预备/忙碌输出信号nr/b。控制器接口电路110可以基于预备/忙碌输出信号nr/b区分非易失性存储器装置200的状态信息。
49.图3是用于解释根据本发明构思的一些实施例的存储器控制器的图。
50.存储器控制器100可包括主机接口115、存储器接口电路110和中央处理单元(cpu)120。此外，存储器控制器100可包括缓冲器存储器150、错误校正码(ecc)引擎160和闪存转换层(ftl)170。存储器控制器100还可包括在其中加载了ftl 170的工作存储器，并且当cpu 120执行闪存转换层时，可控制非易失性存储器装置200的数据记录和读操作。
51.主机接口115可以将数据包(packet)发送至主机1(见图1)和从主机接收数据包。从主机1发送至主机接口115的数据包可包括命令、将要写入非易失性存储器装置200中的数据等。从主机接口115发送至主机1的数据包可包括命令的响应、从非易失性存储器装置200读取的数据等。存储器接口电路110可将待写入非易失性存储器装置200中的数据发送至非易失性存储器装置200或者从非易失性存储器装置200接收读数据。这种存储器接口电路110可实施为符合诸如切换或打开nand闪存接口工作组(onfi)的标准协议。
52.cpu 120控制存储器控制器100的整体操作。例如，cpu 120可以控制与非易失性存储器装置200的驱动关联的操作。换句话说，cpu120可被控制为根据从主机接口115接收的命令(例如，读命令)从非易失性存储器装置200中读数据。
53.根据本发明构思的一些实施例，cpu 120可以将命令按照通过调度器130调度的次序输出至非易失性存储器装置200。例如，当从主机1接收的命令cmd1的优先级为紧急时，cpu 120可以中断当前正在执行的命令cmd2的操作，并且优先执行命令cmd1的操作。例如，当命令cmd1的操作完成时，cpu 120恢复中断的命令cmd2的操作。
54.根据本发明构思的一些实施例，命令cmd2可为用于管理非易失性存储器装置的内部命令，命令cmd2可为从主机请求的读命令。例如，内部命令可为与垃圾收集操作关联的命令。根据本发明构思的一些实施例，命令cmd2是从第一主机接收到的命令，命令cmd1是从第二主机接收到的命令，并且第二主机的请求可设为优先于第一主机的请求。
55.例如，在恢复命令cmd2的操作之前，当存在要在命令cmd1之后执行的命令cmd3时，cpu 120执行命令cmd3的操作，然后恢复命令cmd2的操作。
56.命令cmd3可为从相同主机接收到并且与命令cmd1相关联的命令。另外，命令cmd3可为从另一主机(例如，第三主机)接收到但是比命令cmd2更加紧急的命令。
57.根据本发明构思的一些实施例，调度器130检查通过主机接口115接收的命令的优先级，并且根据优先级调度它们的操作序列。根据本发明构思的一些实施例，调度器130响应于通过主机接口115接收到的命令而生成这样的任务，该任务是生成待提供至非易失性存储器单元200的命令所需的，并且调度器130可以执行控制，使得通过cpu 120处理该任务。
58.根据本发明构思的一些实施例，队列140存储从主机接口115接收的多个命令。根据本发明构思的一些实施例，队列140可以存储生成待提供至非易失性存储器装置200的命令所需的多个任务。根据本发明构思的一些实施例，队列140可为多个队列。
59.作为示例，调度器130可以基于当前正在执行的命令cmd2在第一队列(队列1或紧急队列)中存储更多紧急命令，并且可以基于当前正在执行的命令cmd2在第二队列(队列2或正常队列)中存储非紧急命令。
60.例如，当在执行命令cmd2的同时将命令cmd1存储在第一队列中时，调度器130可以向cpu 120通知命令cmd1在第一队列中。cpu120可以响应于调度器130的通知而控制非易失性存储器装置200推迟(或停住)命令cmd2的操作，并且优先执行命令cmd1的操作。
61.当调度器130在恢复命令cmd2的操作之前接收需要在命令cmd1之后执行的命令cmd3，调度器130可以在第一队列中存储命令cmd3，并且向cpu 120通知命令cmd3在第一队列中。此时，根据本发明构思的一些实施例，命令cmd3还可为依赖于命令cmd1的命令。例如，命令cmd1和命令cmd3可为响应于从第一主机接收的命令生成的多个任务中的依赖于任务的第一任务task1和第二任务task1。作为其示例，第一任务task1可包括将从主机1提供的逻辑地址映射至非易失性存储器装置200中使用的物理地址的地址映射l2p任务，第二任务task2可包括确定施加至非易失性存储器装置200的非易失性存储器单元的读电压的电平的任务。
62.可替换地，根据本发明构思的一些实施例，调度器130可具有优先级高于命令cmd2的优先级的命令cmd3。作为示例，根据本发明构思的一些实施例，多个主机1可具有各自的优先级。如果第一主机请求命令cmd2并且第二主机请求命令cmd3，则第二主机可比第一主机具有更高的优先级。在这种情况下，调度器130可以执行调度，使得第二主机的命令(例如，上面示例中的命令cmd3)在第一主机的命令(例如，上面示例中的命令cmd2)之前首先执行。针对上述调度，调度器130在将要在当前正在执行的命令之前处理的命令和可以不首先处理的命令之间进行区分，并且可以根据与其相关联的优先级将它们存储在不同队列140中。
63.缓冲器存储器150可为存储器控制器100的工作存储器。缓冲器存储器150可包括诸如静态ram(sram)和/或动态ram(dram)的易失性存储器，但是还可以包括诸如闪速存储器、pram和/或rram的非易失性存储器。
64.ecc引擎160可以执行从非易失性存储器装置200中读取的读数据的错误检测和校正功能。例如，ecc引擎160可针对待写在非易失性存储器装置200上的写数据产生奇偶校验
位，并且因此生成的奇偶校验位可与写数据一起存储在非易失性存储器装置200中。当从非易失性存储器装置200中读数据时，ecc引擎160可以利用与读数据一起从非易失性存储器装置200读的奇偶校验位校正读数据的错误，并且输出错误校正后的读数据。
65.闪存转换层(ftl)170可以执行诸如地址映射、损耗均衡和垃圾收集的各种功能。地址映射操作是将从主机接收的逻辑地址改变为用于将数据实际存储在非易失性存储器装置200中的物理地址的操作。损耗均衡是用于确保非易失性存储器装置200中的块被统一使用以防止特定块的过度退化的技术，并且可以例如通过用于平衡物理块的擦除计数的固件技术来实现。垃圾收集是用于通过将块的有效数据复制到新块然后擦除现有块的方法来确保非易失性存储器装置200中的可用容量的技术。
66.存储器接口电路110可通过直接连接存储器(das)方法实现，其中非易失性存储器装置200直接与专用电缆连接。此外，例如，存储器接口电路110可以通过各种接口方法实现，例如高级技术附件(ata)、串行ata(sata)、外部sata(e-sata)、小型计算机小型接口(scsi)、串行连接scsi(sas)、外围组件互连(pci)、快速pci(pcie)、快速nvm(nvme)、ieee 1394、通用串行总线(usb)、安全数字(sd)卡、多媒体卡(mmc)、嵌入式多媒体卡(emmc)、通用闪存(ufs)、嵌入式通用闪存(eufs)和紧凑闪存(cf)卡接口。
67.图4和图5是用于解释根据本发明构思的一些实施例的队列的操作的图。为了便于解释，假设当前正在执行的命令是ncmd1，并且以t1到t4的顺序接收命令。
68.参照图4和图5，队列140可包括第一队列(141，或者紧急队列)和第二队列(145，或者正常队列)。基于在时间点t1接收到的命令ncmd1，调度器130可以将具有紧急优先级的命令存储在紧急队列141中，并可以将具有非紧急优先级的命令存储在正常队列145中。
69.作为示例，参照图4，假设这样的情况：在时间点t1、t2和t3接收正常命令ncmd1、ncmd2和ncmd3，并且在时间点t4接收紧急命令ucmd1。在这种情况下，由于命令ucmd1比当前正在执行的命令ncmd1具有更高的操作优先级(换句话说，命令ucmd1更紧急)，因此紧急命令ucmd1可存储在紧急队列中。
70.当在当前正在执行命令ncmd1的同时接收命令ucmd1时，调度器130将命令ucmd1存储在紧急队列141中，并且向cpu 120通知命令ucmd1在紧急队列141中。即使在完成当前正在执行的命令ncmd1的读操作之前，cpu 120也推迟(或者停住)命令ncmd1的读操作。接着，cpu 120控制非易失性存储器装置200，以首先执行紧急队列141中存在的命令ucmd1的操作。例如，非易失性存储器装置200可以在命令ncmd1的读操作暂停的同时执行命令ucmd1的读操作。
71.当后续接收的命令ncmd2和ncmd3的优先级低于推迟的命令ncmd1的优先级时，调度器130将它们存储在正常队列145中，并且可以调度操作序列，使得在完成命令ncmd1的读操作之后执行命令ncmd2和ncmd3的读操作。换句话说，如果未接收紧急命令ucmd1，则在命令ncmd1的读操作完成之后执行命令ncmd2和ncmd3的读操作。另外，如果命令ncmd1的读操作暂停直到完成命令ucmd1的读操作，则不执行命令ncmd2和ncmd3的读操作，直到命令ncmd1的读操作恢复并且完成之后。
72.参照图5，作为另一示例，假设这样的情况：在时间点t1和t2接收命令作为正常命令ncmd1和ncmd2，并且在时间点t3和t4接收紧急命令ucmd1和ucmd2。当在当前正在执行命令ncmd1的同时接收到命令ucmd1时，检查命令ucmd1以确定其操作优先级是否高于命令
ncmd1。当命令ucmd1是需要在命令ncmd1之前处理的命令时，调度器130将命令ucmd1存储在紧急队列141中，并且向cpu 120通知命令ucmd1。cpu 120检查存储在紧急队列141中的命令ucmd1并且推迟当前正在执行的命令ncmd1的读操作。接着，cpu 120控制非易失性存储器装置200执行紧急队列141中存在的命令ucmd1的读操作。
73.即使命令ucmd2(t4)在命令ncmd2(t2)之后被接收，当命令ucmd2比命令ncmd1和ncmd2具有更高的优先级时，调度器130将命令ucmd2存储在紧急队列141中，并且在执行命令ncmd2之前将命令ucmd2输出至非易失性存储器装置200。在恢复命令ncmd1的推迟的读操作之前，非易失性存储器装置200可以优先执行命令ucmd2的读操作。作为示例，命令ucmd2可为比命令ncmd1和ncmd2具有更高的优先级的命令并且被首先处理。作为另一示例，命令ucmd2可为与命令ucmd1关联并且需要被首先处理的命令。例如，关联的命令可与非易失性存储器装置200的数据访问的局域性相关。可替换地，作为另一示例，关联的命令可与任务之间的从属关系命令相关。可替换地，当命令ucmd2的优先级比命令ncmd1更不紧急而比命令ncmd2更加紧急时，在完成命令ucmd1的读操作之后，命令ncmd1的读操作恢复且完成，并且在这之后，可执行命令ucmd2的读操作。可在命令ucmd2的读操作完成时执行命令ncmd2的读操作。
74.图6和图7是用于解释根据本发明构思的一些实施例的存储装置的操作的图。
75.存储器控制器100各自可以从多个主机接收命令。例如，当从第一主机(主机1)和第二主机(主机2)接收读命令时，存储器控制器100可产生对应于各个读命令的多个任务。例如，假设响应于第一主机的读命令生成任务tid11和tid12至tid1m并且响应于第二主机的读命令生成任务tid21和tid22至tid2n(m和n是自然数)。
76.根据本发明构思的一些实施例，可在多个主机中设置主机之间的操作顺序的优先级。在示出的示例中，假设第一主机的主机特定操作优先级为p1，并且第二主机的主机特定操作优先级为p2。根据本发明构思的实施例，主机特定优先级信息可被包括在从主机发送的读命令中；根据本发明构思的另一实施例，主机特定优先级信息可存储在存储器控制器100中。
77.存储器控制器100生成的所述多个任务可包括主机特定优先级信息。作为示例，主机特定优先级信息可按照标签或报头的形式被包括，并且作为另一示例，可为作为映射表存储在存储器控制器100中或存储在寄存器等中的信息。
78.作为示例，假设第二主机的主机特定优先级p2比第一主机的主机特定优先级p1更高(或者更紧急)。另外，存储器控制器100可响应于从各主机接收到的读命令同时或者按次序产生多个任务。例如，假设在时间点t1至t6生成任务tid11、tid12、tid13、tid21、tid22和tid14中的每一个。
79.首先，调度器130可以调度以将第一生成的任务tid11输出至非易失性存储器装置200。在非易失性存储器装置200接收并处理对应于任务tid11的命令的同时，调度器130可以接收下一任务并且根据与其关联的优先级进行调度。例如，由于p2比p1更加紧急，因此下一个到来的任务tid12、tid13、tid21、tid22和tid14可相对于当前正在执行的任务tid11分开存储在队列140中。例如，因为任务tid12具有来自同一第一主机的主机特定优先级p1并且比任务tid11更不紧急，所以调度器130将任务tid12存储在正常队列145中。因为任务tid13具有来自同一第一主机的主机特定优先级p1并且不比任务tid11更紧急，所以调度器
130将任务tid13存储在正常队列145中。
80.因为任务tid21具有来自第二主机的主机特定优先级p2(比p1的优先级更高)并且比任务tid11更加紧急，所以调度器130将任务tid21存储在紧急队列141中。因为任务tid22具有来自第二主机的主机特定优先级p2(比p1的优先级更高)，并且比任务tid11更加紧急，所以调度器130将任务tid22存储在紧急队列141中。
81.由于存在存储在紧急队列141中的任务，因此即使任务tid11在非易失性存储器装置200中正在被处理，存储器控制器100也将对应于存储在紧急队列141中的任务tid21的命令发送至非易失性存储器装置200。当非易失性存储器装置200在执行对应于任务tid11的读操作的同时接收优先级更高的任务tid21时，非易失性存储器装置200推迟对应于任务tid11的操作并且首先执行对应于任务tid21的操作。
82.接着，存储器控制器100将对应于存储在紧急队列141中的任务tid22的命令发送至非易失性存储器装置200，然后可以将存储在正常队列145中的任务tid12、tid13和tid14按次序发送至非易失性存储器装置200。
83.根据本发明构思的一些实施例，任务tid22具有与任务tid21的任务从属关系，并且可在tid21之后执行。可替换地，根据本发明构思的一些实施例，由于任务tid22比存储在正常队列中的任务tid12具有更高的优先级p2，因此可在tid12之前被处理。
84.例如，一旦对应于任务tid11的操作完成，非易失性存储器装置200就执行对应于任务tid21的操作，恢复和完成对应于任务tid11的操作，然后按次序执行对应于任务tid12、tid13和tid14的操作。
85.图8和图9是用于解释根据本发明构思的一些实施例的存储装置的操作的图。
86.参照图8，存储器控制器100可以从多个主机接收各个命令。例如，当从第一主机(主机1)和第二主机(主机2)接收读命令时，存储器控制器100可产生对应于各读命令的多个任务。例如，假设响应于第一主机的读命令生成tid11和tid12至tid1m，并且响应于第二主机的读命令生成tid21和tid22至tid2n(m和n是自然数)。
87.然而，与图6不同的是，作为示例，第一主机和第二主机可具有相同的主机特定优先级，或者作为另一示例，可以不设定主机特定优先级。在本发明构思的实施例中，存储器控制器100可响应于从各个主机接收的读命令同时或按次序产生多个任务。例如，假设各自在时间点t1至t6生成任务tid11、tid21、tid12、tid22、tid13和tid14。
88.首先，调度器130可以调度以将首先生成的tid11输出至非易失性存储器装置200。在非易失性存储器装置200接收和处理对应于任务tid11的命令的同时，调度器130可以接收接下来的任务和根据与其关联的优先级调度它们。在示出的示例中，调度器130可以基于当前正在处理的任务tid11在队列140中分开存储下面到来的任务tid21、tid12、tid22、tid13和tid14。
89.例如，如果从相同的第一主机接收任务tid12但是确定其比当前正在执行的任务tid11更加紧急，则调度器130将任务tid12存储在紧急队列141中。如果任务tid13是仍从相同的第一主机接收的任务并且与任务tid12关联，则调度器130将任务tid13存储在紧急队列141中。
90.此外，如果存在存储在紧急队列141中的任务，则即使在任务tid11在非易失性存储器装置200中正在被处理的同时，存储器控制器100也将对应于存储在紧急队列141中的
任务tid12的命令发送至非易失性存储器装置200。当非易失性存储器装置200在执行对应于任务tid11的读操作的同时接收优先级更高的任务tid12时，非易失性存储器装置200推迟对应于任务tid11的操作，并且首先执行对应于任务tid12的操作。此外，由于后面接收的任务tid13也比任务tid11具有更高的优先级，因此非易失性存储器装置200先执行对应于任务tid13的操作，并且在完成任务tid13之前仍然推迟对应于tid11的操作。
91.图10是用于解释根据本发明构思的一些实施例的非易失性存储器装置的图。
92.参照图10，非易失性存储器装置200可包括控制逻辑220、存储器单元阵列230、页缓冲器240、电压生成器250和行解码器260。非易失性存储器装置200还可包括图2所示的存储器接口电路210，并且还可包括列逻辑、预解码器、温度传感器、命令解码器、地址解码器等。
93.控制逻辑220可以控制非易失性存储器装置200内的各种操作。控制逻辑220可以响应于来自存储器接口电路210的命令cmd和/或地址addr输出各种控制信号。例如，控制逻辑220可以输出电压控制信号ctrl_vol、行地址x-addr和列地址y-addr。
94.存储器单元阵列230可包括多个存储器块blk1至blkz(z是正整数)，并且所述多个存储器块blk1至blkz中的每一个可包括多个存储器单元。存储器单元阵列230可通过位线bl连接至页缓冲器240，并且可通过字线wl、串选择线ssl和地选择线gsl连接至行解码器260。
95.在本发明构思的实施例中，存储器单元阵列230可包括三维存储器单元阵列，并且三维存储器单元阵列可包括多个nand串。各个nand串可包括连接至在衬底上竖直堆叠的字线的存储器单元。公开了三维存储器单元阵列的美国专利no.7,679,133、no.8,553,466、no.8,654,587、no.8,559,235和美国专利申请公开no.2011/0233648以引用方式全文并入本文中。在本发明构思的实施例中，存储器单元阵列230可包括二维存储器单元阵列，二维存储器单元阵列可包括沿着行方向和列方向布置的多个nand串。
96.页缓冲器240可通过位线bl连接至存储器单元中的每一个。页缓冲器240可以响应于列地址y-addr选择位线bl中的至少一条位线。根据操作模式，页缓冲器240可以作为条目驱动器或检测放大器操作。例如，在编程操作时，页缓冲器240可以将对应于待编程的数据的位线电压施加至选择的位线。在读操作时，页缓冲器240可以检测选择的位线的电流或者电压，并且检测存储在存储器单元中的数据。根据本发明构思的一些实施例，页缓冲器240可包括多个页缓冲器。页缓冲器240选择性地激活多个页缓冲器以对应于从上述紧急队列141或正常队列145接收至非易失性存储器装置200的命令，存储读数据，然后可以将数据输出至存储器控制器100。将在图11中描述其特定操作。
97.电压生成器250可基于电压控制信号ctrl_vol产生执行编程操作、读操作和擦除操作的各种类型的电压。例如，电压生成器250可产生编程电压、读电压、编程验证电压、擦除电压等，作为字线电压vwl。
98.行解码器260可以响应于行地址x-addr选择字线wl之一，并且选择串选择线ssl之一。例如，行解码器260可以在编程操作时将编程电压和编程验证电压施加至选择的字线，并且可以在读操作时将读电压施加至选择的字线。
99.图11是用于解释根据本发明构思的一些实施例的非易失性存储器装置的图。说明将集中于与图10的区别，并且可能不提供对这些元件的重复说明。
100.根据本发明构思的一些实施例的非易失性存储器装置200还可包括命令控制单元270、缓冲器选择器280和输入/输出(i/o)控制单元290。
101.当命令控制单元270从存储器控制器100接收命令cmd1时，命令控制单元270可以控制命令的操作顺序，以推迟当前执行读操作的命令cmd2，并且优先执行命令cmd1的操作。这种情况是因为命令cmd1可比命令cmd2具有更高的优先级。
102.命令cmd1可比命令cmd2具有更紧急的优先级(或更高的优先级)。在本发明构思的实施例中，命令cmd1和命令cmd2的操作顺序可由主机特定优先级限定，或者在本发明构思的另一实施例中，可由存储器控制器100限定。在本发明构思的另一实施例中，命令之间的操作顺序可根据命令控制单元270设定的标准基于优先级限定。
103.命令控制单元270可为根据本发明构思的实施例的控制逻辑220中包括的模块，并且根据本发明构思的另一实施例，可为与控制逻辑220分离布置的模块。
104.页缓冲器240可包括多个页缓冲器。例如，当包括第一页缓冲器241和第二页缓冲器245时，对应的页缓冲器241和245可通过缓冲器选择器280启用，以存储将从存储器单元阵列230中读取的数据，或者可被启用以接收将在存储器单元阵列230中编程的数据。
105.缓冲器选择器280可以根据命令控制单元270的控制选择第一页缓冲器241和第二页缓冲器245之一。
106.i/o控制单元290根据命令控制单元270的控制通过存储器接口电路210输出第一页缓冲器241和第二页缓冲器245中的选择的页缓冲器的数据，或者通过存储器接口电路210接收将被编程的数据，并且将数据存储在选择的页缓冲器中。
107.根据本发明构思的一些实施例，根据缓冲器选择器280的选择，命令cmd1的数据data1可存储在第一页缓冲器241中，并且命令cmd2的数据data2可存储在第二页缓冲器245中。根据本发明构思的一些实施例，缓冲器选择器280在命令cmd2的读操作时在第二页缓冲器245中存储数据data2，并且当命令cmd2的操作中断时，缓冲器选择器280在仅存储数据data2的一部分的点禁用第二页缓冲器245。缓冲器选择器280随后选择第一页缓冲器241并且在由于其更高的优先级而首先执行的命令cmd1的读操作时存储数据data1，当命令cmd1的读操作完成时，i/o控制单元290将存储在第一页缓冲器241中的数据输出至存储器接口电路210。中断的命令cmd2的操作根据命令控制单元270的控制而恢复，第二页缓冲器245再次被启用以存储数据data2的其余部分。
108.图12是用于解释根据本发明构思的一些实施例的非易失性存储器装置的读操作的图。
109.参照图12，根据本发明构思的一些实施例，存储器控制器100和非易失性存储器装置200通过通道(例如，dq总线，图2的p17)发送和接收命令和数据。示出的符号tr可为从非易失性存储器装置200中的存储器单元阵列230读取的数据存储在页缓冲器240中的持续时间。示出的符号d-out可为非易失性存储器装置200的存储器接口电路210通过通道输出数据的时间。示出的符号gc_tr可以是内部读取命令读取数据的持续时间，并且示出的gc d-out可以是对应于gc_tr的数据输出的持续时间。示出的符号host tr可以是读取命令从主机读取数据的持续时间，示出的符号d-out可以是对应于host tr的数据输出的持续时间。示出的符号#bank d-in可以是数据输入到非易失性存储器装置200中的其它存储体的持续时间，其中，其它存储体不执行基于host tr或gc_tr的操作。示出的符号#band d-out可以
是从非易失性存储器装置200的其它存储体读取数据的持续时间。
110.当非易失性存储器装置200(nand)在执行当前的第一命令gc_tr的同时根据来自主机1的读请求接收第二命令(host read)时，如果确定第二命令比第一命令更加紧急，则存储器控制器100推迟当前命令gc_tr的操作，并且优先执行第二命令host read(host tr)的操作，以输出数据(d-out)，并且恢复第一命令gc_tr的推迟的读操作，以输出数据(gc d-out)。
111.图13和图15是用于解释根据本发明构思的一些实施例的非易失性存储器装置的读操作的图。
112.参照图13，当存储器控制器在正在执行当前第一命令(例如，图8的gc_tr)的数据读操作(read
①
)的同时接收第二命令(read
②
)时，read
①
的操作推迟，并且首先执行第二命令的数据访问(host tr，read
②
)。非易失性存储器装置在输出对应于首先执行的第二命令的数据(d-out
②
)的同时恢复第一命令的推迟的操作，并且读取和输出对应于第一命令的数据(d-out
①
)。
113.参照图14，当根据图13的简化的时序图通过dq总线发送第一命令(例如，dq总线的32h)时，如预备/忙碌输出信号rnb中所示，从非易失性存储器装置200读取对应于第一命令的数据(tdbsy)。然而，如果接着接收到更紧急的第二命令(例如，dq总线的50h)，推迟第一命令的数据的输出，并且首先执行第二命令的读操作(tr)，并且输出读数据(d-out
②
中的r-data)。然后，执行第一命令的推迟的数据读操作，以输出数据(d-out
①
中的r-data)。
114.参照图15，与图13不同，非易失性存储器装置200从存储器控制器接收第二命令(read
②
)的时间点是执行第一命令(read
①
)和读取第一数据(d-out
①‑
1)的时间。在图示示例中，缓冲器选择器选择另一第二页缓冲器而不是当前选择的并且存储第一数据的第一页缓冲器，首先执行第二命令的读操作(read
②
)，并且将其存储在第二页缓冲器中。只要完成将第二命令的第二数据(d-out
②
)提取至第二页缓冲器中，缓冲器选择器就禁用第二页缓冲器，选择第一页缓冲器，并且可以恢复第一命令的操作(d-out
①‑
2)。
115.图16是用于解释根据本发明构思的一些实施例的操作存储器控制器的方法的流程图。
116.参照图16，根据本发明构思的一些实施例，存储器控制器从所述多个主机中的第一主机接收命令cmd1(s10)。存储器控制器基于当前正在执行的第二命令检查命令cmd1的优先级(s20)。
117.优先级可为根据本发明构思的一些实施例的所述多个主机之间限定的主机特定优先级。例如，第二主机的命令p2可设为在第一主机的命令p1之前处理。可替换地，根据本发明构思的一些实施例，可根据命令的类型确定优先级。作为示例，当命令是用于管理非易失性存储器装置的内部命令时，从外部主机接收的命令可设为优先处理。作为另一示例，当针对从外部主机优先接收并且在内部命令之前执行的第一命令接收与第一命令关联的第二命令时，在完成第一命令的操作之后，可在内部命令之前执行第二命令。
118.存储器控制器可以基于命令cmd1的优先级在队列中存储待执行的命令(s30)。根据本发明构思的一些实施例，检查接收到的命令cmd1是否是比当前执行的命令cmd2更加紧急的命令(s40)。
119.当命令cmd1比命令cmd2更加紧急时，推迟当前执行的命令cmd2的操作(s50)，并且
首先执行命令cmd1的操作。当根据非易失性存储器装置中的命令cmd1的操作的数据读取完成时，非易失性存储器装置恢复推迟的命令cmd2的操作。
120.另一方面，根据本发明构思的一些实施例，如果在恢复推迟的命令cmd2的操作之前存在需要在命令cmd1之后执行的命令cmd3，则在执行命令cmd3的操作之后，可恢复命令cmd2的操作。
121.根据本发明构思的实施例，命令cmd3可为从同一主机接收的并且与命令cmd1关联的命令。另外，根据本发明构思的另一实施例，命令cmd3可为从另一主机接收但是比命令cmd2具有更高的优先级的命令。
122.根据用于操作根据本发明构思的一些实施例的存储器控制器的方法，即使在存储装置接收多个读命令的复杂工作负荷环境下，由于优先处理紧急数据读取请求，可改善数据访问操作的延迟，并且可提高服务质量(qos)。
123.图17是用于解释包括根据本发明构思的一些实施例的存储装置的电子装置的图。
124.图17的系统1000可为移动系统，诸如移动电话、智能手机、平板个人计算机(pc)、可穿戴装置、医疗装置或物联网(iot)装置。然而，图17的系统1000不一定限于移动电话系统，还可以是个人计算机、笔记本计算机、服务器、媒体播放器或诸如导航的汽车装置。
125.参照图17，系统1000可以包括主处理器1100、存储器1200a和1200b以及存储装置1300a、1300b，并且还可以包括图像俘获装置1410、用户输入装置1420、传感器1430、通信装置1440、显示器1450、扬声器1460、电源装置1470以及连接接口1480中的一个或多个。
126.主处理器1100可以控制系统1000的整体操作，例如，组成系统1000的其它组件的操作。这样的主处理器1100可以由通用处理器、专用处理器、应用处理器等实现。
127.主处理器1100可包括一个或多个cpu核1110，并且还可包括用于控制存储器1200a和1200b和/或存储装置1300a和1300b的控制器1120。主处理器1100还可以包括加速器块1130，加速器块1130是用于诸如人工智能(ai)数据计算的高速数据计算的专用电路。这样的加速器块1130可以包括图形处理单元(gpu)、神经处理单元(npu)和/或数据处理单元(dpu)等，并且可以实现为物理上独立于主处理器1100的其它组件的单独芯片。
128.存储器1200a和1200b可以用作系统1000的主存储器单元，并且可以包括诸如sram和/或dram的易失性存储器，但是也可以包括诸如闪存、pram和/或rram的非易失性存储器。存储器1200a和1200b也可以与主处理器1100在相同的封装件中实现。
129.存储装置1300a和1300b可以用作用于无论是否供电都存储数据的非易失性存储装置，并且与存储器1200a和1200b相比，可以具有相对较大的容量。存储装置1300a和1300b可以包括存储控制器1310a和1310b，以及在存储控制器1310a和1310b的控制下存储数据的非易失性存储器(nvm)存储器1320a和1320b。非易失性存储器1320a和1320b可以包括2d结构或3d结构的v-nand闪速存储器，但是也可以包括诸如pram和/或rram的其它类型的非易失性存储器。
130.存储装置1300a和1300b可以在与主处理器1100物理分离的状态下包括在系统1000中，并且可以与主处理器1100在相同的封装件中实现。此外，存储装置1300a和1300b具有诸如固态装置(ssd)或存储卡之类的形状，因此也可以通过诸如稍后描述的连接接口1480之类的接口与系统1000的其它组件可拆卸地耦合。此类存储装置1300a和1300b可以是但不一定限于应用了诸如ufs、emmc或nvme等标准协议的装置。
131.图像俘获装置1410(或光学输入装置)可以捕获静止图像或运动图像，并且可以是相机、摄录机(例如摄像机)和/或网络摄像机等。
132.用户输入装置1420可以从系统1000的用户接收各种类型的数据输入，并且可以是触摸板、小键盘、键盘、鼠标和/或麦克风。
133.传感器1430可检测可从系统1000外部获取的各种类型的物理量，并将检测到的物理量转换为电信号。这种传感器1430可以是温度传感器、压力传感器、照度传感器、位置传感器、加速度传感器、生物传感器和/或陀螺仪。
134.通信装置1440可以根据各种通信协议向系统1000之外的其它装置发送和接收信号。这样的通信装置1440可以通过包括天线、收发器和/或调制解调器等来实现。
135.显示器1450和扬声器1460可充当分别向系统1000的用户输出视觉和听觉信息的输出装置。
136.电源装置1470可以转换从电池和/或在系统1000中配备的外部电源提供的电力，并向系统1000的每个组件供电。
137.连接接口1480可以在系统1000和连接到系统1000的外部装置之间提供连接，并且可以向系统1000发送数据和从系统1000接收数据。连接接口1480可以通过各种接口方法实现，例如ata、sata、e-sata、scsi、sas、pci、pcie、nvme、ieee 1394、usb、sd卡、mmc、emmc、ufs、eufs和cf卡接口。
138.图18是用于解释包括根据本发明构思的一些实施例的存储装置的数据中心的图。图18的存储装置3250可实施为根据上述实施例中的一些的存储装置10。
139.参照图18，数据中心3000是收集各种类型的数据并提供服务的设施，并且可以称为数据存储中心。数据中心3000可以是用于搜索引擎和数据库操作的系统，并且可以是由诸如银行或政府机构之类的公司使用的计算系统。数据中心3000可包括应用服务器3100至3100n和存储服务器3200至3200m。可以不同地选择应用服务器3100到3100n的数量和存储服务器3200到3200m的数量，并且应用服务器3100到3100n的数量和存储服务器3200到3200m的数量可以彼此不同。
140.应用服务器3100或存储服务器3200可以包括处理器3110和3210以及存储器3120和3220中的至少一个。以存储服务器3200为例，处理器3210可以控制存储服务器3200的整体操作，并访问存储器3220以执行加载到存储器3220中的命令和/或数据。存储器3220可以是双数据速率同步dram(ddr-sdram)、高带宽存储器(hbm)、混合存储器立方(hmc)、双列直插存储器模块(dimm)、optane dimm或非易失性dimm(nvm dimm)。存储服务器3200中包括的处理器3210的数量和存储器3220的数量可以不同地选择。在本发明构思的实施例中，处理器3210和存储器3220可以提供处理器-存储器对。在本发明构思的实施例中，处理器3210的数量和存储器3220的数量可以彼此不同。处理器3210可以包括单核处理器或多核处理器。存储服务器3200的上述说明也可以类似地应用于应用服务器3100。应用服务器3100可以不包括存储装置3150。存储服务器3200可以包括至少一个或多个存储装置3250。包括在存储服务器3200中的存储装置3250的数量可以不同地选择。
141.应用服务器3100至3100n和存储服务器3200至3200m可通过网络3300相互通信。可以使用光纤通道(fc)、以太网等实现网络3300。此时，fc是用于相对高速数据传输的介质，并且可以使用提供高性能/高可用性的光交换机。根据网络3300的访问类型，存储服务器
3200到3200m可以设为文件存储、块存储或对象存储。
142.例如，可以根据诸如以太网上fc(fcoe)、网络连接存储(nas)和网络上nvme(nvme-of)等协议来实现网络1300。
143.下文中，将主要描述应用服务器3100和存储服务器3200。应用服务器3100的说明也可以应用于另一应用服务器3100n，并且存储服务器3200的说明也可以应用于另一存储服务器3200m。
144.应用服务器3100可以通过网络3300将用户或客户请求存储的数据存储在存储服务器3200至3200m之一中。此外，应用服务器3100可以通过网络3300从存储服务器3200到3200m之一获取用户或客户请求读取的数据。例如，应用服务器3100可以由网络服务器或数据库管理系统(dbms)实现。
145.应用服务器3100可通过网络3300访问另一应用服务器3100n中包括的存储器3120n或存储装置3150n，或可通过网络3300访问存储服务器3200至3200m中包括的存储器3220至3220m或存储装置3250至3250m。因此，应用服务器3100可以对存储在应用服务器3100到3100n和/或存储服务器3200到3200m中的数据执行各种操作。例如，应用服务器3100可以执行用于在应用服务器3100至3100n和/或存储服务器3200至3200m之间移动或复制数据的命令。例如，数据可以经由存储服务器3200至3200m的存储器3220至3220m从存储服务器3200至3200m的存储装置3250至3250m移动到应用服务器3100到3100n的存储器3120至3120n，或者直接移动到应用服务器3100到3100n的存储器3120至3120n。通过网络3300移动的数据可以是为了安全和隐私而加密的数据。
146.以存储服务器3200为例，接口3254可提供处理器3210和控制器3251之间的物理连接，以及nic 3240和控制器3251之间的物理连接。
147.存储服务器3200还可以包括交换机3230和nic 3240。交换机3230可以根据处理器3210的控制，选择性地连接处理器3210和存储装置3250，或者选择性地连接nic 3240和存储装置3250。应用服务器3100到3100n还可以包括交换机3130到3130n。
148.在本发明构思的实施例中，nic 3140、nic 3240可以包括网络接口卡、网络适配器等。nic 3240可以通过有线接口、无线接口、蓝牙接口、光学接口等连接到网络3300。nic 3140、nic 3240可以包括内部存储器、数字信号处理器(dsp)、主机总线接口等，并且可以通过主机总线接口连接到处理器3110、处理器3210和/或交换机3130、交换机3230等。主机总线接口也可以实现为上述接口3254的示例之一。在本发明构思的实施例中，nic 3140、nic 3240还可以与处理器3110、处理器3210、交换机3130、交换机3230和存储装置3150、存储装置3250中的至少一个集成。
149.在存储服务器3200至3200m或应用服务器3100至3100n中，处理器3110和3210可向存储装置3150至3150n和3250至3250m或存储器3120至3120n和3220至3220m发送命令以编程或读取数据。此时，数据可以是通过ecc引擎纠正错误的数据。数据是经过数据总线反转(dbi)或数据屏蔽(dm)处理的数据，并且可以包括crc(循环冗余码)信息。数据可以是为安全和隐私而加密的数据。
150.存储装置3150至3150m和3250至3250m可以响应于从处理器接收的读取命令，将控制信号和命令/地址信号发送到nand闪速存储器装置3252至3252m。因此，当从nand闪速存储器装置3252到3252m读取数据时，读使能(re)信号被输入为数据输出控制信号，并且可以
用于将数据输出到dq总线。可以使用re信号生成数据选通(dqs)。根据写使能(we)信号的上升沿或下降沿，命令和地址信号可以被锁存到页缓冲器。
151.控制器3251可以控制存储装置3250的操作。在本发明构思的实施例中，控制器3251可以包括sram。控制器3251可以响应于写命令在nand闪存3252中写数据，或者响应于读命令从nand闪存3252中读数据。例如，写命令和/或读命令可以从存储服务器3200中的处理器3210、另一存储服务器3200m中的处理器3210m、或应用服务器3100和3100n中的处理器3110和3110n提供。dram 3253可以临时存储(例如，缓冲)要写入nand闪存3252的数据或从nand闪存3252读取的数据。此外，dram 3253可以存储元数据。元数据可以是用户数据或由控制器3251生成以管理nand闪存3252的数据。存储装置3250可以包括用于安全或隐私的安全元件(se)。
152.应当理解，本领域技术人员将理解，在不脱离本发明构思的范围的情况下，可以对本文描述的实施例进行许多变化和修改。因此，本发明构思不限于本文描述的实施例。