专利名称：高密度只读记忆体装置的制作方法
技术领域：
本发明有关于一种选择闸增强型的高密度只读记忆体装置，特别是一种可利用一薄氧化层延伸区以形成具增强推动能力的选择闸，并使用该延伸区直接挖金属接触区，再配合埋层填掉不必要的选择闸，而达到制程控制简单，具增强推动能力选择闸的高密度只读记忆体装置。
从日常用品至高科技产品，只读记忆体装置已被广泛地使用于各方面，因此如何使只读记忆体达到最佳化，即其制造简单、密度最大，便成许多厂家相继投入改良只读记忆体研究设计的主要目的。
习知只读记忆体装置如
图1所示为习知半导体只读记忆体(美国专利，专利号码5,268,861)的布局图，其中只读记忆体单元基体(ROM Cell Matrix)是由WL1、WL2…WLnN条多晶硅(Polysilicon)与SB1，SB2…SBM+1(设有M+1条)M+1条埋层N+(Buried N+)垂直交叉组成N×M的单元基体，并配合BO1、BO2、BE1、BE24条选择线(Select line)，以形成上下选择闸BSO1、BSO2…等，以达到只读记忆体单元基体可依使用者需求加以扩充形成多个记忆区块，然而，该习知半导体只读记忆体存在以下缺点(1)该选择闸BSO1、BSO2由于埋层N+(Buried N+)及选择线(Select line)布局上的限制，其尺寸只能作得跟单元晶体的大小相同，故选择闸BSO1、BSO2的推动力因此无法有效的提高，即其负载无法有效的降低。
(2)当选择线BO2被启动时，即选择闸BSO2被打开，其目的在使埋层N+(Buried N+)线SB3与埋层N+线MB1导通，但由于该选择线BO2的启动，却可能造成埋层N+线SB3与埋层N+线SB1的导通，因而误动作造成信号传导的错误。
(3)如图所示埋层N+线MB1、MB2、MB3、MB4，皆直接挖金属接触区，以金属线电联出来，然而，由于埋层N+线比一般N+扩散区(N+Diffusion)浅且位于埋层N+上方的氧化层又较薄氧化层(Thin Oxide)厚，故在直接挖金属接触区时，容易造成对基底间的漏电，欲解决此问题，则于制造上需加另一额外的步骤，即预先将欲挖金属接触区的埋层N+打宽并加深，如此于埋层N+直接挖金属接触区时，才不致于造成对基底间的漏电。如此将使得制程变复杂，而制作成本更高。
请参阅图2，其为习知具选择线的高密度并联式只读记忆体(台湾专利，申请案号81108348)的布局图，图3为该具选择线的高密度并联式只读记忆体的等效电路图，其主要特征是利用由位于位元线WL’1、WL’2…上下两侧的选择线SL0、SL1所包括一多晶硅延伸区11以形成选择闸ST0、ST1、ST2…，藉以达到高密度目的，然而，该习知具选择线的高密度并联式只读记忆体装置则存在以下缺点(1)单元晶体管读取路径的电阻值，会随著不同单元晶体管的选用而变动。
如图4所示，其为习知具选择线的高密度并联式只读记忆体装置的读取路径示意图，其中欲读取单元晶体管T1路径的电阻值约两倍的R值，读取单元晶体管T2路径的电阻值约为四倍的R值，以此类推，而当欲读取单元晶体管Tn时，其读取路径上的电阻值约2nR值，则比前两者单元晶体管T1、T2读取路径的电阻值约两倍及四倍的R值大了许多，于此状况下，则将造成感测放大器10设计上的困难，甚而因制程上的漂移造成误动作，而影响产品合格率。
(2)该习知的的具选择线的高密度并联式只读记忆体装置亦利用埋层N+线，直接挖金属接触区，以金属线电联出来故仍存在如同上述习知半导体只读记忆体的缺点(3)，在此不再加以赘述。
本发明的主要目的在于整个只读记忆体单元基体上盖一薄氧化层(Thinoxide)，该薄氧化层(Thin oxide)并具有延伸区，延伸至设置于该只读记忆体单元基体上下方的选择线，用以形成具增强推动力的选择闸，即该选择闸的尺寸可比单元晶体管大两倍以上即推动力增强两倍以上，而使负载能有效的降低。
本发明的另一目的，在于利用该薄氧化层延伸区直接挖金属接触区，以金属线电联出来，解决习知只读记忆体利用埋层N+直接挖金属接触区容易造成基底间的漏电，然而为解决此问题必需加一额外的制造步骤，而使得制程变复杂及制作成本增加。
本发明的再一目的在于以埋层N+填掉不需要的选择闸，以选择所需要的选择闸，如此则该选择可由埋层N+的填法不同而改变，只读记忆体单元基体(ROM Cell Matrix)，更具有弹性。
综上所述，本发明的最终目的在于提供一种选择闸增强型的高密度只读记忆体装置，其不但解决习知制作只读记忆体装置的缺点，且可作到制程控制简单、密度高、速度快，而具有极高的制造合格率。
附图简单说明图1习知半导体只读记忆体的布局图。
图2习知具选择线的高密度并联式只读记忆体装置的布局图。
图3习知具选择线的高密度并联式只读记忆体装置的等效电路图。
图4习知具选择线的高密度并联式只读记忆体装置的读取路径示意图。
图5本发明选择闸增强型的高密度只读记忆体装置中埋层的布局图。
图6本发明的选择闸增强型的高密度只读记忆体装置的布局图。
图7本发明选择闸增强型的高密度只读记忆体装置的等效电路图。
图8本发明选择闸增强型的高密度只读记忆体装置的读取路径示意图。
图9本发明选择闸增强型的高密度只读记忆体装置的另一读取路径示意图。
图10本发明选择闸增强型的高密度只读记忆体装置的再一读取路径示意图。
首先，请参阅图5，其为本发明选择闸增强型的高密度只读记忆体装置中埋层的布局图。其中T0为一单元晶体管，其是以一横向多晶硅(Polysilicon)字元线(word line)WL1与两纵向埋层N+(Buried N+)位元线(bit line)BL1及BL2垂直交叉而成，其中单元晶体管T0的漏极与源极，位于多晶硅字元线WL1与埋层N+位元线BL1、BL2重叠部分I、II，且该重叠的字元线及位元线部份以氧化层隔离，但该单元晶体管T0的栅极位于多晶硅字元线WL1上III，以此类推，利用一横向多晶硅字元线及两纵向埋层N+位元线垂直交叉则可组成单元晶体管T1、T2、T01、T02…，故本发明的只读记忆体单元基体是由一条以上呈横向且相互平行的多晶硅字元线与一条以上呈纵向且相互平行的埋层N+位元线垂直交叉而成。
请参阅图6，本发明选择闸增强型的高密度只读记忆体装置的布局图，其中只读记忆体单元基体(ROM Cell Matrix)的上下方分别设置有2条与位元线BL1、BL2…相互垂直的选择线S1、S2、S3、S4，以作为只读记忆体区块的选择，藉以达成高密度扩充的目的；另为降低埋层N+位元线的电阻负载，于每相隔一条埋层N+的上层平面即设有一金属导线SB1、VG1、SB2、VG2，另该只读记忆体单元基体上为整个盖上一薄氧化层50(Thin oxide)，薄氧化层50(Thin oxide)亦包括有一延伸区，其主要于每隔一条埋层N+上，即分别向上、下延伸且同一条埋层N+ BL1、BL2、BL3…仅设有一向上或向下的延伸区，并延伸至设置于只读记忆体单元基体上下方的选择线S1、S2、S3、S4用以形成选择闸(Select Gate)SM1、SM2、SM3、SM4，因该薄氧化层延伸区的宽度可比埋层N+的宽度大两倍以上，所形成选择闸SM1、SM2…的尺寸可比单元晶体管T0、T1、T2…大两倍以上，因此其推动力亦可增强为两倍以上而为具增强推动能力的选择闸；此外，该薄氧化层延伸区与金属导线SB1、VG1、SB2、VG2连结的可直接挖金属接触区12、14、16、18以金属线电联出来；另使用埋层N+20、22、24、26填掉不需要的选择闸，以选择所需要的选择闸。
请参阅图7，其为本发明选择闸增强型的高密度只读记忆体装置的等效电路图，其中SB1、SB2为位元线(bit line)，VG1、VG2为虚拟地线(Virtual Ground)、WL1、WL2…WLn为字元线(word line)，S1、S2、S3、S4为选择线(Selectline)，但每条位元线可分别读取四组单元晶体管所储存的数据，其读取动作如下所述(1)欲读取T0单元晶体管的数据→将单元晶体管T0所在的字元线WL1接高电位，其余字元线保持低电位，并将选择线S1接高电位，即可使选择闸SM1为导通状态，位元线SB1接高电位，虚拟地线VG1接地，此时，埋层N+位元线BL1经由已导通的选择闸晶体管SM1与位元线SB1接通，该位元线SB1并电联至感测放大器II(Sense Amplifier)(如图8所示)28感测出来；另将选择线S3接高电位即使选择闸SM3成导通状态，此时，埋层N+位元线BL2由已导通的选择闸SM3与拟地线(Virtual Ground)VG1接通，该虚拟线(Virtual Ground)VG1电联接至地，另外，选择线S2及S4接低电位，使选择闸SM2、SM4不导通，同时并将位元线SB2及虚拟地线(Virtual Ground)VG2浮接，其简化后的电路图如图8所示，其中若单元晶体管T0为“高临界电压，则读取的数据为”1；反之，若单元晶体管T0为“低临界电压，则读取的数据为”0。
(2)欲读取T1单元晶体管的数据→将单元晶体管T1所在的字元线WL1接高电位，其余字元线保持低电位，并将选择线S2接高电位，即可使选择闸SM2为导通状态，位元线SB1接高电位，虚拟地线VG1接地，此时，埋层N+位元线BL3经由已导通的选择闸SM2与位元线SB1接通，该位元线SB1并电联至感测放大器(Sense Amplifier)感测出来；另将选择线S3接高电位即使选择闸SM3成导通状态，此时，埋层N+位元线BL2由已导通之选择闸SM3与虚拟地线(Virtual Ground)VG1接通，该虚拟地线(Virtual Ground)VG1电联接至地，另外选择线S1及S4接低电位，使选择闸SM1、SM4不导通，同时并将位元线SB2及虚拟地线(Virtual Ground)VG2浮接；如上所述，若单元晶体管T1为“高临界电压，则读取的数据为“1”；反之，若单元晶体管T1为“低临界电压”，则读取的数据为“0”。
(3)欲读取T2单元晶体管的数据→将单元晶体管T2所在的字元线WL1接高电位，其余字元线保持低电位，并将选择线S2接高电位，即可使选择闸SM2为导通状态，位元线SB1接高电位，虚拟地线VG1接地，此时，埋层N+位元线BL3经由已导通的选择闸SM2位元线SM2与位元线SB1接通，该位元线SB1并电联至感测放大器(Sense Amplifier)感测出来；另将选择线S4接高电位即使选择闸SM4成导通状态，此时，埋层N+位元线BL4由已导通之选择闸SM4与虚拟地线(VirtualGround)VG1接通，该虚拟地线(Virtual Ground)VG1电联接至地，另外选择线S1及S3接低电位，使选择闸SM1、SM3不导通，同时并将位元线SB2及虚拟地线(Virtual Ground)VG2浮接，如上所示，若单元晶体管T2为“高临界电压，则读取的数据为“1”；反之，若单元晶体管T2为“低临界电压”，则读取的数据为“0”。
(4)欲读取T3单元晶体管的数据→将单元晶体管T3所在的字元线WL1接高电位，其余字元线保持低电位，并将选择线S1接高电位，即可使选择闸SM5为导通状态，位元线SB2接高电位，虚拟地线VG1接地，此时，埋层N+位元线BL5经由已导通的选择闸SM5与位元线SB2接通，该位元线SB2并电联至感测放大器(Sense Amplifier)感测出来；另将选择线S4接高电位即使选择闸SM4成导通状态，此时，埋层N+位元线BL4由已导通之选择闸SM4与虚拟地线(Virtual Ground)VG1接通，该虚拟地线(Virtual Ground)VG1电联接至地，另外选择线S2及S4接低电位，使选择闸SM2、SM3不导通，同时并将位元线SB1及虚拟地线(Virtual Ground)VG2浮接，如上所示，若单元晶体管T3为“高临界电压”，则读取的数据为“1”；反之，若单元晶体管T3为“低临界电压”，则读取的数据为“0”。
(5)依此类推，利用此方式便可读取其他单元晶体管的数据。
本发明与习知只读记忆体装置相比较具有以下效果(1)具一薄氧化层(Thin oxide)延伸区，用以形成增进推动力的选择闸，如图6所示的选择闸SM1、SM2、SM3、SM4…，其尺寸可比单元晶体管大两倍以上，因此，推动力亦增强两倍以上，然而，习知半导体只读记忆体的选择闸BSO1、BSO2…与习知具选择线的高密度并联式只读记忆体装置的选择闸晶体管ST0、ST1、ST2…因其布局的限制，故两者选择闸尺寸与其单元晶体管的尺寸相同。
(2)具一薄氧化层(Thin oxide)延伸区，可直接挖金属接触区，以金属线电联出来，而不会造成对基底间漏电问题，故其制造十分简单，而不需要额外地步骤，然而，习知半导体只读记忆体与习知具选择线的高密度并联式只读记忆体装置皆利用埋层N+直接挖金属接触区以金属线电联出来容易造成对基底间的漏电，而必需加额外的制造步骤使其制程更复杂。
(3)本发明是利用坦层N+以填掉不需要选择闸的方式以选择所需的选择闸晶体管，因此，其选择闸选择可由埋层N+的填法不同而改变，而用本发明于只读记忆体单元基体(ROM Cell Matrix)时，更具有弹性，然而，习知半导体只读记忆体与习知具选择线的高密度并联式只读记忆体装置对于其选择闸晶体管的形成作法，则已固定而不得更动。
(4)本发明读取单元晶体管数据时的读取路径上，其埋层N+的电阻值，不会因读取单元晶体管的不同而改变。如图8所示，则欲读取单元晶体管T0数据时，其读取路径的埋层N+电阻值为R1+R2，若欲读取单元晶体管T01数据时，其读取路径的埋层N+电阻值为R1+R2，若欲读取单元晶体管T01数据时，如图9所示，其读取路径的埋层N+电阻值为[(R1+R)+(R2-R)]＝R1+R2(设相邻字元线读取路径的电阻值变化量为R)，若欲读取单元晶体管T0n数据时，如图10所示，其读取路径的埋层N+电阻值为，[(R1+nR)+(R2-nR)]＝R1+R2故于读取任一单元晶体管路径的电阻值皆为R1+R2，然而，习知具选择线的高密度并联式只读记忆体装置，则会因读取不同的单元晶体管时，而改变其路径上的电阻值(如图4所不)。
综上所述，本发明主要于整个只读记忆体单元基体上盖一薄氧化层(Thin oxide)，该薄氧化层(Thin oxide)亦包括有一延伸区，延伸至设置于该只读记忆体单元基体上下方的选择线(Select line)，以形成该具增强推动能力的选择闸晶体管，此外，该薄氧化层(Thin oxide)亦可直接挖金属触区以金属线电联出来，另该不必要的选择闸是利用埋层N+填掉，以利于只读记忆体单元基体(ROM Cell Matrix)更具有弹性，而达到本发明制程控制简单密度高、速度快的目的。
以上所述，仅为本发明的一较佳实施例而已，不能以之限定本发明的范围。
权利要求
1.一种高密度只读记忆体装置，其包括有(1)字元线，为至少一个呈横向相互平行的多晶硅所构成；(2)位元线，为至少一个呈纵向相互平行的埋层N+所构成，并与该字元线垂直交叉而成只读记忆体单元基体；(3)金属导线，设置于每相隔一条埋层N+的上层平面并连结金属接触区；(4)选择线，由多晶硅所构成，并设置于只读记忆体单元基体的上下方，可作为该只读记忆体区块的选择；(5)薄氧化层，覆盖着所述只读记忆体单元基体上；(6)薄氧化层延伸区，于每隔一条埋层N+上，分别向上、下延伸，且该同条埋层N+仅设有一向上或向下的延伸区。
2.如权利要求1所述的高密度只读记忆体装置，其特征在于，所述薄氧化层延伸区延伸至所述选择线用以形成具增强推动能力的选择闸。
3.如权利要求1所述的高密只读记忆体装置，其特征在于，所述薄氧化层可直接挖金属接触区以金属线电联出来。
4.如权利要求1所述的高密度只读记忆体装置，其特征在于，所述薄氧化层延伸区的宽度较所述埋层N+为宽。
5.如权利要求1所述的高密度只读记忆体装置，其特征在于，所述剩余选择闸由埋层N+填掉。
全文摘要
一种高密度只读记忆体装置,其为一种具增强推动能力选择闸的只读记忆体,主要于整个只读记忆体单元基体上盖一薄氧化层,该薄氧化层亦包括有一延伸区,其延伸至设置所述只读记忆体单元基体上下方的选择线,用以形成该具有增强推动能力的选择闸,其中部分不必要的选择闸是利用埋层填掉,以利于只读记忆体更具有弹性,另该薄氧化层延伸区亦可直接挖金属接触区以金属线电联出来,本发明的装置具有制造控制简单、密度高、速度快的特点。
文档编号G11C17/08GK1173717SQ96109320
公开日1998年2月18日 申请日期1996年8月12日 优先权日1996年8月12日
发明者吴启勇, 陈领, 彭詠钿 申请人:合泰半导体股份有限公司