译码方法、存储器存储装置、存储器控制电路单元的制作方法
【技术领域】
[0001] 本发明是有关于一种译码方法，且特别是有关于一种可复写式非易失性存储器模 块的译码方法、存储器存储装置、存储器控制电路单元。
【背景技术】
[0002] 数码相机、手机与MP3播放器在这几年来的成长十分迅速，使得消费者对存储媒 体的需求也急速增加。由于可复写式非易失性存储器模块(例如，快闪存储器）具有数据非 易失性、省电、体积小，以及无机械结构等特性，所以非常适合内装在上述所举例的各种可 携式多媒体装置中。
[0003] -般来说，写入至可复写式非易失性存储器模块的数据都会根据一个错误更正码 来编码。从可复写式非易失性存储器模块中所读取的数据也会经过对应的译码程序。在一 些情况下，若所读取的数据中有错误比特，并且这些错误比特无法被更正，则需要的译码时 间会更长。因此，如何增加译码的速度，为此领域技术人员所关心的议题。
【发明内容】
[0004] 本发明提供一种译码方法、存储器存储装置、存储器控制电路单元，可以增加译码 的速度。
[0005] 本发明一实施例提供一种译码方法，用于可复写式非易失性存储器模块。此可复 写式非易失性存储器模块包括多个存储单元。此译码方法包括：根据第一读取电压读取至 少一个存储单元以取得至少一个第一验证比特；根据第一验证比特执行硬比特模式译码程 序，并且判断硬比特模式译码程序是否产生第一有效码字；若硬比特模式译码程序没有产 生第一有效码字，取得存储单元的存储信息；根据存储信息决定一电压个数；根据符合电 压个数的多个第二读取电压来读取存储单元以取得多个第二验证比特；以及根据第二验证 比特执行第一软比特模式译码程序。
[0006] 在本发明一实施例中，上述的译码方法还包括：判断第一软比特模式译码程序是 否产生第二有效码字；若第一软比特模式译码程序没有产生第二有效码字，增加电压个数； 根据符合增加后的电压个数的多个第三读取电压来读取存储单元以取得多个第三验证比 特；以及根据第三验证比特执行第二软比特模式译码程序。
[0007] 在本发明一实施例中，数据存储在存储单元中，并且根据存储信息决定电压个数 的步骤包括：根据存储信息估测数据中错误比特的总数，其中电压个数与数据中错误比特 的总数呈正相关。
[0008] 在本发明一实施例中，上述的存储信息包括存储单元的一抹除次数。
[0009] 在本发明一实施例中，上述的存储信息包括数据存储在存储单元所经过的时间。
[0010] 在本发明一实施例中，上述的存储信息包括数据在存储单元中被读取的次数。
[0011] 本发明一实施例提供一种存储器存储装置，包括连接接口单元、可复写式非易失 性存储器模块与存储器控制电路单元。连接接口单元是用以电性连接至一主机系统。可复 写式非易失性存储器模块包括多个存储单元。存储器控制电路单元是电性连接至连接接口 单元与可复写式非易失性存储器模块，用以根据第一读取电压读取至少一个存储单元以取 得至少一个第一验证比特，根据第一验证比特执行一硬比特模式译码程序，并且判断硬比 特模式译码程序是否产生第一有效码字。若硬比特模式译码程序没有产生第一有效码字， 存储器控制电路单元用以取得存储单元的一存储信息，根据存储信息决定一电压个数，根 据符合电压个数的多个第二读取电压来读取存储单元以取得多个第二验证比特，并且根据 第二验证比特执行第一软比特模式译码程序。
[0012] 在本发明一实施例中，上述的存储器控制电路单元还用以判断第一软比特模式译 码程序是否产生第二有效码字。若第一软比特模式译码程序没有产生第二有效码字，存储 器控制电路单元用以增加电压个数，根据符合增加后的电压个数的多个第三读取电压来读 取存储单元以取得多个第三验证比特，并且根据第三验证比特执行第二软比特模式译码程 序。
[0013] 在本发明一实施例中，存储器控制电路单元根据存储信息估测数据中错误比特的 总数，其中电压个数与数据中错误比特的总数呈正相关。
[0014] 本发明一实施例提供一种存储器控制电路单元，用于控制上述的可复写式非易失 性存储器模块。存储器控制电路单元包括主机接口、存储器接口与存储器管理电路、以及错 误检查与校正电路。主机接口是用以电性连接至主机系统。存储器接口是用以电性连接至 可复写式非易失性存储器模块。存储器管理电路是电性连接至主机接口与存储器接口，用 以根据第一读取电压读取至少一个存储单元以取得至少一个第一验证比特。错误检查与校 正电路是用以根据第一验证比特执行硬比特模式译码程序，并且判断硬比特模式译码程序 是否产生第一有效码字。若硬比特模式译码程序没有产生第一有效码字，存储器管理电路 用以取得存储单元的一存储信息，根据存储信息决定电压个数，根据符合电压个数的多个 第二读取电压来读取存储单元以取得多个第二验证比特。错误检查与校正电路用以根据第 二验证比特执行第一软比特模式译码程序。
[0015] 在本发明一实施例中，错误检查与校正电路还用以判断第一软比特模式译码程序 是否产生第二有效码字。若第一软比特模式译码程序没有产生第二有效码字，存储器管理 电路用以增加电压个数，并且根据符合增加后的电压个数的多个第三读取电压来读取存储 单元以取得多个第三验证比特。错误检查与校正电路还用以根据第三验证比特执行第二软 比特模式译码程序。
[0016] 在本发明一实施例中，存储器管理电路根据存储信息估测数据中错误比特的总 数，其中电压个数与数据中错误比特的总数呈正相关。
[0017] 基于上述，本发明实施例提供的译码方法、存储器存储装置、存储器控制电路单 元，会逐渐地增加读取电压的个数，藉此可以增加译码的速度。
[0018] 为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详 细说明如下。
【附图说明】
[0019] 图1是根据本发明一实施例所示出的主机系统与存储器存储装置的示意图；
[0020] 图2是根据一实施例所示出的电脑、输入/输出装置与存储器存储装置的示意 图；
[0021] 图3是根据本发明另一实施例所示出的主机系统与存储器存储装置的示意图；
[0022] 图4是图1所示的存储器存储装置的概要方块图；
[0023] 图5是根据一实施例所示出的可复写式非易失性存储器模块的概要方块图；
[0024] 图6是根据一实施例所示出的存储单元阵列的示意图；
[0025] 图7是根据一实施例所示出存储在存储单元阵列中的写入数据所对应的栅极电 压的统计分配图；
[0026] 图8是根据一实施例所示出的从存储单元中读取数据的示意图；
[0027] 图9是根据另一实施例所示出的从存储单元中读取数据的示意图；
[0028] 图10是根据一实施例所示出的管理可复写式非易失性存储器模块的示意图；
[0029] 图11是根据一实施例所示出的存储器控制电路单元的概要方块图；
[0030] 图12是根据一实施例示出奇偶检查矩阵的示意图；
[0031] 图13是根据一实施例示出读取验证比特的示意图；
[0032] 图14是根据一实施例示出译码方法的流程图。
[0033] 附图标记说明：
[0034] 1000 :主机系统；
[0035] 1100:电脑；
[0036] 1102 :微处理器；
[0037] 1104 :随机存取存储器；
[0038] 1106 :输入/输出装置；
[0039] 1108 :系统总线；
[0040] 1110:数据传输接口；
[0041] 1202:鼠标；
[0042] 1204 :键盘；
[0043] 1206 :显示器；
[0044] 1208 :打印机；
[0045] 1212:U盘；
[0046] 1214 :存储卡；
[0047] 1216:固态硬盘；
[0048] 1310 :数码相机；
[0049] 1312 :SD 卡；
[0050] 1314:MMC 卡；
[0051] 1316 :存储棒；
[0052] 1318:CF 卡；
[0053] 1320 :嵌入式存储装置；
[0054] 100 :存储器存储装置；
[0055] 102:连接接口单元；
[0056] 104 :存储器控制电路单元；
[0057] 106 :可复写式非易失性存储器模块；
[0058] 2202:存储单元阵列；
[0059] 2204:字符线控制电路；
[0060] 2206 :比特线控制电路；
[0061] 2208:行译码器；
[0062] 2210 :数据输入/输出缓冲器；