许的范围以外。
[0093]在发生偏差失效时，通过控制信号CON来控制数据选通信号产生器146的DLL148，以移动数据选通信号DQS的相位。相位移动操作可根据控制信号CON的代码状态而不同。例如，可使用其中移动时钟周期的1/8的粗移和其中移动时钟周期的1/16的精移。
[0094]图5是示出根据本发明构思的示例性实施例的当执行图2的写入均衡时校准的信号时序的不图。
[0095]参照图5，示出了在写入均衡中安装在存储器模块上的九个存储器装置BO至B8中的两个(例如，B3和B4)处在校准失效的情况下参照均衡参考表120进行补偿的示例。
[0096]在图5中，水平轴指示存储器装置BO至B8，竖直轴指示延迟(或时序偏差)。
[0097]参照图5所示的左侧曲线图，由标号El和E2标记的存储器装置B3和B4的延迟基于参考线Refl超过25%以上。换句话说，存储器装置B3和B4可为时序偏差超过时钟周期的±25%的存储器装置。这可意味着在这些装置中，写入均衡失效。
[0098]另外，计算均衡参考表120的参考值与通过写入均衡的存储器装置B0、B1、B2、B8和B5至B7的所得DQS延迟值之间的平均偏离值。可基于在均衡参考表120中注册的DQS参考延迟值中的与安装的存储器模块相对应的那一个DQS参考延迟值与平均偏离值的组合来对失效的存储器装置B3和B4的延迟执行补偿。
[0099]参照图5所示的右侧曲线图，应该理解，如标号Cl和C2所标记的，正确地对经历偏差失效的存储器装置B3和B4的延迟执行补偿。这是因为基于均衡参考表120相对于参考线Refl上的值在时钟周期的±25%以内对数据选通信号DQS的相位执行补偿。
[0100]这里，应该理解，基于均衡参考表120的参考值来调整CK与DQS之间的时序偏差，而不用计算和反映平均偏离值。
[0101]根据目标板的类型或DIMM拓扑结构的类型的DQS参考延迟值可被独立地存储在均衡参考表120中。由于在均衡参考表120中实现了根据给定的系统芯片、目标板和DIMM类型定制的容错技术，因此稳定地执行写入均衡而不管给定平台的工艺、电压、温度(PVT)变化如何。
[0102]图6是示出根据本发明构思的示例性实施例的时序偏差误差的补偿的时序图。
[0103]参照图6，示出了时钟信号CK的波形和多种DQS波形。
[0104]由于波形RDQSA相对于时钟信号CK具有时序偏差SK1，因此不发生偏差失效。换句话说，时序偏差SKl可对应于时钟信号CK的周期的1/4(RM)以内的偏差。
[0105]相反，波形RDQSB相对于时钟信号CK具有时序偏差SK2 ;因此，发生了偏差失效。换句话说，时序偏差SK2可对应于时钟信号CK的周期的1/4以外的偏差。
[0106]通过将波形RDQSB移动了延迟补偿周期DC来将波形RDQSB调整为波形DQSB。在从存储器装置接收诸如RDQSB之类的信号的情况下，在图4所示的控制单元144的控制下将经相位调整的波形DQSB应用于存储器装置。
[0107]在本发明构思的示例性实施例中，由于稳定地执行写入均衡而不管PVT变化如何，因此可靠地执行在存储器装置中写数据的操作。
[0108]虽然写入均衡操作由于PVT变化而失效，但是根据本发明构思的示例性实施例，可通过利用表参照算法来修复写入均衡失效的存储器模块或存储器装置。
[0109]这是因为本发明构思的示例性实施例不利用启发性算法来执行DMM写入均衡，而是利用根据给定的系统芯片、目标板和DIMM类型而定制的DQS延迟表来进行补偿。因此，可执行更稳定和优化的写入均衡。换句话说，本发明构思的示例性实施例使用基于表中的值的确定性补偿，而非不稳定的启发式补偿。
[0110]通过硬件和软件的组合来实现本发明构思的示例性实施例的优化的写入均衡。然而，本发明构思不限于此。例如，可利用硬件逻辑或软件算法来实现优化的写入均衡。
[0111]作为写入均衡目标，可使用多种存储器装置，而不管DMM的类型或DDR的类型如何。
[0112]图7是示出根据本发明构思的示例性实施例的能够安装在存储器模块上的存储器装置的框图。
[0113]图7中示出了包括DLL电路的动态随机存取存储器(DRAM)的结构。
[0114]DRAM 201包括存储器阵列121、用于接收和缓冲外部时钟信号CLK的输入缓冲器122、数据输入/输出驱动器123、用于产生数据选通信号的DQS产生器124和DLL电路125。
[0115]在图7中，DRAM 201被配置为输出数据选通信号DQS。DQS产生器124被配置为与图4所示的DQS产生器146基本相同。换句话说，在取消图4所示的DQS产生器146的情况下，DRAM 201可包括DQS产生器124。
[0116]数据选通信号DQS是指示数据的有效性的信号，并且其与外部时钟信号CLK同步。在图7中，“ DQ [O: N] ”指示数据输入/输出线。
[0117]外部时钟信号CLK被数据信号DQ或数据选通信号DQS相位锁定。数据通过数据输入/输出驱动器123传输至数据输入/输出线DQ[O:N]。
[0118]DLL电路125在考虑时钟树产生的延迟成分的情况下利用合适时序来延迟输入时钟信号CLKIN。在数据输入/输出阶段使用的时钟信号的相位通过DLL电路125与外部时钟信号CLK的相位同步。
[0119]DLL电路125包括延迟线126、相位内插器127、控制逻辑128和相位检测器129。DLL电路125执行相移以使目标信号的相位与输出信号的相位同步。控制逻辑128控制延迟线126和相位内插器127，以执行粗调和精调。相位检测器129使用时钟输入信号CLKIN和时钟输出信号CLKOUT来确定提供至控制逻辑128的控制信号。
[0120]在图7中，存储器装置可为DRAM。然而，本发明构思不限于此。例如，根据本发明构思的示例性实施例的存储器装置可由电阻式存储器形成，所述电阻式存储器为诸如相变随机存取存储器(PRAM)、电阻随机存取存储器(RRAM)、纳米浮栅存储器(NFGM)、聚合物随机存取存储器(PoRAM)、MRAM、铁电随机存取存储器(FRAM) ,NAND闪速存储器或NOR闪速存储器。
[0121]图8是示出根据本发明构思的示例性实施例的图1所示的存储器控制器的框图。
[0122]参照图8，详细地示出了构成存储器控制器100的均衡参考表120与写入均衡管理电路140之间的连接，并且该连接与图4所示的连接不同。
[0123]均衡参考表120可由诸如R0M、闪速存储器等的非易失性存储器形成。
[0124]写入均衡管理电路140含有时钟产生器142和控制单元144。时钟产生器142产生时钟信号CK。产生数据选通信号DQS的数据选通信号产生器可布置在图7所示的DRAM的内部，像DQS产生器124那样。
[0125]在这种情况下，控制单元144检测传输的时钟信号CK与接收的数据选通信号DQS之间的时序偏差。当检测的时序偏差基于存储在均衡参考表120中的对应的一个DQS参考延迟值处在可允许的范围以外时，发生时序偏差失效。
[0126]控制单元144基于均衡参考表120的对应的DQS参考延迟值来施加用于对发送至存储器装置(例如，DRAM)的时钟信号CK的延迟时序进行调整的控制信号C0N。
[0127]写入均衡管理电路140和均衡参考表120经传输命令CMD、地址ADD和数据DQ的总线Busl互连。
[0128]写入均衡管理电路140将时钟信号CK的相位与从存储器装置接收的数据信号DQ的相位进行比较，以确定CK与DQS之间的时序偏差是否失效。
[0129]图9是示出根据本发明构思的示例性实施例的存储器模块的外部的示图。
[0130]参照图9，存储器模块200包括安装在诸如印刷电路板(PCB)之类的基底201上的多个存储器装置210。例如，存储器模块200可为单列直插式存储器模块(SIMM)、DIMM、RDIMM、UDIMM、SO-DIMM或错误检查和纠正小型双列直插式存储器模块(ECC-S0DIMM)。
[0131]图10是示出根据本发明构思的示例性实施例的包括图9所示的存储器模块的存储器系统的示图。
[0132]参照图10，存储器系统700包括存储器模块200和芯片集101。芯片集101可包括图1所示的存储器控制器100。存储器系统700的主板701包括其中插入存储器模块200的一个或多个狭槽703。另外，微处理器或中央处理单元可安装在主板701上。
[0133]图10所示的存储器系统700可用于诸如个人计算机(PC)、笔记本计算机或存储服务器之类的计算机系统。
[0134]在图10中，芯片集101可包括均衡参考表120和写入均衡管理电路140，以执行用于检查时钟信号CK与数据选通信号DQS之间的时序偏差并调整数据选通信号DQS的输出时序的写入均衡操作。
[0135]可在存储器系统通电时、在检测到PVT变化时或周期性地执行写入均衡操作。
[0136]图11是示出根据本发明构思的示例性实施例的图1所示的存储器模块的布局的框图。
[0137]在图11中，示出了 RDMM。存储器控制器100将数据信号DQ发送至存储器模块200，并从存储器模块200接收数据信号DQ。存储器控制器100也可将时钟信号CK、命令CMD、地址ADD和数据选通信号DQS输出至存储器模块200。
[0138]存储器模块200包括缓冲器芯片32和多个存储器芯片31_1T至31_9Τ和31_1Β至31_9Β。缓冲器芯片32缓冲来自存储器控制器100的命令CMD、地址ADD、时钟信号CK和例如数据选通信号DQS的控制信号，以将缓冲的信号发送至存储器芯片31_1T至31_9Τ和31_1Β 至 31_9Β。
[0139]存储器芯片31_1Τ至31_9Τ和31_1Β至31_9Β的每一个可为SDRAM，其与系统时钟信号同步地将数据输出至存储器控制器100并且存储从存储器控制器100接收的数据。存储器芯片31_1Τ至31_9Τ和31_1Β至31_9Β的每一个可为DDR3或第四代双数据速率(DDR4)SDRAM0
[0140]存储器芯片31_1Τ至31_9Τ和存储器芯片31_1Β至31_9Β可设置在模块板的上表面和下表面上，以彼此对应。存储器芯片31_1Τ至31_9Τ可在模块板的上表面上设置为一条线，并且存储器芯片31_1Β至31_9Β可在模块板的下表面上设置为一条线。
[0141]存储器芯片31