半导体器件的制作方法
【专利说明】半导体器件
[0001]相关申请的交叉引用
[0002]本申请要求2014年I月28日向韩国知识产权局提交的申请号为10-2014-0010068的韩国专利申请的优先权，其全部内容通过引用合并于此，如同全文阐述。
技术领域
[0003]本发明的实施例涉及半导体器件。
【背景技术】
[0004]通常，诸如双倍数据速率同步动态随机存取存储(DDR SDRAM)器件之类的半导体器件包括多个存储器单元，以根据从控制器输出的命令将数据储存于其中或者输出储存于其中的数据。也就是说，如果从控制器产生的写入命令信号和地址信号被施加至半导体器件，则半导体器件可以将外部数据储存在与地址信号相对应的(多个)存储器单元中。另夕卜，如果从控制器产生的读取命令信号和地址信号被施加至半导体器件，则半导体器件可以将储存在与地址信号相对应的(多个)存储器单元中的数据输出。换言之，在写入模式下经由半导体器件的焊盘输入的外部数据可以经由数据输入路径被储存在半导体器件的存储器单元中，而在读取模式下储存在半导体器件的存储器单元中的数据可以经由数据输出路径和焊盘输出。
【发明内容】
[0005]根据一个实施例，一种半导体器件包括:第一数据对准器、输入选通信号发生器和第二数据对准器。第一数据对准器适于与内部选通信号同步地将输入数据对准，以产生对准数据。输入选通信号发生器适于从内部选通信号产生第一延迟信号和第二延迟信号，并且适于锁存输入时钟信号。响应于第一延迟信号和第二延迟信号，输入时钟信号在从写入操作开始的时段经过写入等待时间之后从外部时钟信号产生，以产生输入选通信号。第二数据对准器适于与输入选通信号同步地将对准数据再次对准，以产生内部数据。
[0006]根据一个实施例，一种半导体器件包括第一数据对准器、输入选通信号发生器和第二数据对准器。第一数据对准器适于与内部选通信号同步地将第一输入数据至第八输入数据对准，以产生第一对准数据至第八对准数据。输入选通信号发生器适于从内部选通信号产生第一延迟信号和第二延迟信号，并且锁存第一输入时钟信号和第二输入时钟信号。响应于第一延迟信号和第二延迟信号，第一输入时钟信号和第二输入时钟信号在从写入操作开始的时段经过写入等待时间之后从外部时钟信号产生，以产生第一输入选通信号和第二输入选通信号。第二数据对准器适于与第一输入选通信号和第二输入选通信号同步地将第一对准数据至第八对准数据再次对准，以产生第一内部数据至第八内部数据。
[0007]根据一个实施例，一种半导体器件包括延迟信号发生器、输入时钟发生器、锁存单元和数据对准器。延迟信号发生器适于将内部选通信号延迟以产生第一延迟信号和第二延迟信号。输入时钟发生器适于响应于外部时钟信号、写入命令信号和写入等待时间信号来产生输入时钟信号。锁存单元适于从第二延迟信号的脉冲被输入的时段起将输入时钟信号锁存。锁存单元还适于从内部选通信号的脉冲被输入至其的时段起产生输入选通信号。数据对准器适于与输入选通信号同步地将对准数据对准，以产生内部数据。
【附图说明】
[0008]图1是图示根据本发明构思的一个实施例的半导体器件的框图；
[0009]图2是图示包括在图1的半导体器件中的延迟信号发生器的框图；
[0010]图3是图示包括在图1的半导体器件中的锁存单元的框图；
[0011]图4是图示包括在图1的半导体器件中的输入选通信号发生器的操作的时序图；
[0012]图5是根据本发明构思的一个实施例的半导体器件的操作的时序图；以及
[0013]图6图示利用根据本发明的一个实施例的存储器控制器电路的系统的框图。
【具体实施方式】
[0014]在下文中，将参照附图描述本发明构思的各种实施例。然而，所描述的实施例仅出于说明性的目的，并非意图限制本发明构思的范围。半导体器件已经不断被研发成更高的集成并且以高速操作。结果，经由单个焊盘串行输入的数据的数目增加得更多。各种实施例针对半导体器件。因此，经由单个焊盘串行输入的数据通过对准操作被并行对准。另外，并行对准的数据被传送至与半导体器件的内部全局数据线相对应的多个全局输入/输出(I/O)线。
[0015]参见图1，在一个实施例中，半导体器件可以包括:数据(DQ)缓冲器10、内部选通信号发生器20、第一数据对准器30、输入选通信号发生器40和第二数据对准器50。
[0016]数据缓冲器10可以配置成将经由数据焊盘输入的数据DQ与参考电压信号VREF进行比较以产生输入数据IDQ。参考电压信号VREF可以设定成具有辨别数据DQ的逻辑电平的电压电平。
[0017]内部选通信号发生器20可以配置成接收数据选通信号DQS和反相数据选通信号DQSB,以产生分频的第一内部选通信号至第四内部选通信号IDQS〈1: 4>。第一内部选通信号至第四内部选通信号IDQS〈1:4>可以被产生成具有不同的相位。根据各种实施例，第一内部选通信号至第四内部选通信号IDQS〈1:4>之间的相位差可以设定成不同。
[0018]第一数据对准器30可以配置成锁存与第一内部选通信号至第四内部选通信号IDQS<1:4>同步串行输入的输入数据IDQ。另外，第一数据对准器30可以将锁存的输入数据IDQ对准，以产生第一对准数据至第八对准数据AD〈1:8>。将参照图5详细地描述产生第一对准数据至第八对准数据AD〈1:8>的操作。尽管结合八个对准数据AD〈1:8>来描述实施例，但是本发明构思不限制于仅仅八个对准数据AD〈1:8>。更具体地，对准数据的数目可以根据串行输入至第一数据对准器30的输入数据IDQ的数目来设定。
[0019]输入选通信号发生器40可以配置成包括延迟信号发生器41、输入时钟发生器42和锁存单元43。延迟信号发生器41可以配置成将第三内部选通信号IDQS〈3>延迟以产生第一延迟信号DLYl和第二延迟信号DLY2。输入时钟发生器42可以配置成接收外部时钟信号CLK、写入命令信号WT和写入等待时间信号WL以产生第一输入时钟信号和第二输入时钟信号DINCLK〈1:2>。第一输入时钟信号和第二输入时钟信号DINCLK〈1:2>在自输入写入命令信号WT的时间点起经过写入等待时间之后被顺序使能。写入等待时间可以与从输入写入命令信号WT的时间点起直到数据被输入为止的时段相对应。锁存单元43可以配置成在第二延迟信号DLY2的脉冲被输入的时间点锁存第一输入时钟信号和第二输入时钟信号DINCLK〈1:2>。另外，锁存单元可以在输入第三内部选通信号IDQS〈3>的脉冲的时间点从锁存的第一输入时钟信号和第二输入时钟信号DINCLK〈1:2>产生第一输入选通信号和第二输入选通信号DINDQS〈1:2>。更具体地，输入选通信号发生器40可以配置成从第一内部选通信号至第四内部选通信号IDQS〈1:4>之中的第三内部选通信号IDQS〈3>产生第一延迟信号DLYl和第二延迟信号DLY2。另外，输入选通信号发生器40可以响应于第一延迟信号DLYl和第二延迟信号DLY2来锁存在从写入操作开始的时间经过写入等待时间之后产生的第一输入时钟信号和第二输入时钟信号DINCLK〈1: 2>，以产生第一输入选通信号和第二输入选通信号DINDQS〈1:2>。根据各种实施例，输入选通信号发生器40可以配置成接收第一内部选通信号至第四内部选通信号IDQS〈1:4>中的任何一个，以产生第一输入选通信号和第二输入选通信号DINDQS〈1:2>。
[0020]第二数据对准器50可以配置成与第一输入选通信号和第二输入选通信号DINDQS<1:2>同步地锁存第一对准数据至第八对准数据AD〈 1:8>。另外，第二数据对准器50可以将锁存的第一对准数据至第八对准数据AD〈1:8>再次对准，以产生第一内部数据至第八内部数据ID〈1:8>。此外，第二数据对准器50可以在输入第二输入选通信号DINDQS〈2>的时间点将第一对准数据至第八对准数据AD〈1:8>再次对准。第二数据对准器50还可以将再次对准的第一对准数据至第八对准数据AD〈1:8>作为第一内部数据至第八内部数据ID〈1:8> 输出。
[0021]参见图2，延迟信号发生器41可以配置成包括第一延迟单元411和第二延迟单元412。
[0022]第一延迟单元411可以配置成将第三内部选通信号IDQS〈3>反相并延迟，以产生第一延迟信号DLYl。
[0023]第二延迟单元412可以配置成将第一延迟信号DLYl反相并延迟，以产生第二延迟信号DLY2。
[0024]可以根据各种实施例把第一延迟单元411和第二延迟单元412的延迟时间设定成是不同的。
[0025]参见图3，锁存单元43可以配置成包括第一锁存单元431、第二锁存单元432和第三锁存单元433。
[0026]第一锁存单元431可以配置成