可输出对应于不能校正错误位的错误校正失败信号。
[0049]ECC单元138可藉由使用低密度校验位检查(LDPC)码、BCH(Bose ChaudhuriHocquenghem)码、祸轮码(turbo code)、里德-所罗门码(Reed-Solomon code)、卷积码、递归系统性码、交织码调变(TCM)或块码调变(BCM)而执行错误校正。ECC单元138可包括用于错误校正的所有电路、系统或设备。
[0050]协议单元136响应于来自主机102的请求而储存及管理用于控制器130的协议以控制存储器件150，。PMU 140提供及管理用于控制器130的电源，S卩，用于包括于控制器130中的构件组件的电源。
[0051]当存储器件150为闪存(例如NAND闪存)时，NFC 142 (其作为存储器接口，用于响应于来自主机102的请求而执行控制器130与存储器件150之间的接口以允许控制器130控制存储器件150)根据处理器134的控制而产生用于存储器件150的控制信号并处理数据。
[0052]存储器144(其作为存储系统110及控制器130的工作存储器)储存用于驱动存储系统110及控制器130的数据。具体而言，当控制器130响应于来自主机102的请求而控制存储器件150。举例来说，当控制器130提供自存储器件150读取的数据至主机102、并储存自主机102提供的数据至存储器件150中时，且为此当控制器130控制存储器件150的操作(例如读取、写入、编程及擦除操作)时，存储器144储存需要允许在控制器130与存储器件150之间执行这样操作的数据。
[0053]存储器144可由易失性存储器所形成，例如静态随机存取存储器(SRAM)或动态随机存取存储器件(DRAM)。如上，存储器144储存需要在主机102与存储器件150之间执行数据读取及写入操作的数据，以及当执行数据读取及写入操作时的数据。对于这样的数据的储存，存储器144可包括编程存储器、数据存储器、写入缓冲器、读取缓冲器及映射缓冲益寺O
[0054]处理器134响应于来自主机102的写入请求或读取请求，控制存储系统110的一般操作，并控制用于存储器件150的写入操作或读取操作。处理器134驱动称为快闪转换层(FTL)的固件，以控制存储系统110的一般操作。处理器134可以由微处理器或中央处理单元(CPU)形成。
[0055]用于执行失败块的管理的管理单元(未图示)，例如存储器件150的损坏块管理，其可被包括于处理器134中。管理单元检查包括于存储器件150中的存储块当中的损坏块，并执行用于处理被检查的损坏块作为损坏块的损坏块管理。当存储器件150为闪存时(例如NAND闪存)，由于NAND闪存的特性，编程失败可发生在数据被编程时。又，损坏块管理为处理已发生编程失败的存储块作为损坏块，并将编程失败数据编程至新的存储块中。以下，根据本发明实施例的存储系统中的存储器件将参考图2至图11而详述。
[0056]图2为图1中所示的存储器件150的详细图、图3为图2中所示的存储器件150中的存储块的存储器单元阵列电路的图、以及图4至图11为用于描述图1中所示的存储器件150的图(当存储器件150被实现为三维非易失性存储器件时)。
[0057]请参考图2，存储器件150包括多个存储块，例如第零块(BL0CK0) 210、第一块(BL0CK1) 220、第二块(BL0CK2) 230 及第 N-1 块(BL0CKN-1) 240 0 块 210、220、230 及 240 的每个包括多个页，例如2M个页。虽然为了方便而描述每个存储块包括2M个页，但是应注意的是每个存储块可包括M个页。每个页包括多个存储器单元，其中多个字线与所述多个存储器单元电親接。
[0058]存储块210、220、230及240的每个经由写入操作而储存自主机器件102提供的数据，并经由读取操作而提供被储存的数据至主机102。
[0059]请参考图3，在存储系统110中，存储器件300的存储块330可包括多个单元串340，其中所述多个单元串340分别与位线BLO至BLm-1电耦接。每列的单元串340可包括至少一个漏极选择晶体管DST及至少一个源极选择晶体管SST。多个存储器单元晶体管MCO至MCn-1可以串联的方式电耦接于选择晶体管DST与SST之间。相应的存储器单元MCO至MCn-1可由多电平单元(MLC)配置，每个多电平单元储存多个位的数据信息。单元串340可分别与对应的位线BLO至BLm-1电耦接。举例来说，在图3中，“DSL”表示漏极选择线、“SSL”表示源极选择线、及“CSL”表示公共源极线。
[0060]虽然图3以例子示出存储块330由NAND快闪存储器单元形成，但是应注意的是根据本发明实施例的存储器件300的存储块330不限于NAND闪存，而是可由NOR闪存、混合式闪存(其中至少二种存储器单元结合)、或具有内建于存储器芯片中的控制器的一体式NAND闪存形成。半导体器件的操作特性不仅可被应用于闪存设备(其中电荷储存层由导电浮栅配置)，也可应用于电荷俘获闪存(CTF)(其中电荷储存层具有介电层)。
[0061]存储器件300的电压供应块310可根据操作模式及要被供应至主体(例如形成存储器单元的阱区)的电压来提供字线电压(例如编程电压、读取电压及通过电压)以供应至相应的字线。电压供应块310的电压产生操作可藉由控制电路(未图示)的控制而执行。电压供应块310可产生多个可变读取电压以产生多个读取数据、在控制电路的控制之下选择存储器单元阵列的存储块(或区段)的一个、选择被选择的存储块的字线的一个、以及提供字线电压至被选择的字线及未被选择的字线。
[0062]存储器件300的读取/写入电路320被控制电路控制，且可根据操作模式而操作为感测放大器或写入驱动器。举例来说，在验证/正常读取操作中，读取/写入电路320可操作为感测放大器，用于读取来自存储器单元阵列的数据。再者，在编程操作中，读取/写入电路320可操作为写入驱动器，其根据要储存在存储器单元阵列中的数据而驱动位线。读取/写入电路320可自缓冲器(未图示)接收要写入于存储器单元阵列中的数据，在编程操作中，可根据被输入的数据而驱动位线。为此，读取/写入电路320可包括多个页缓冲器(PB) 322、324及326，其分别对应于列(或位线)或列的对(或位线对)，且多个锁存器(未图示)可被包括于页缓冲器322、324及326的每个中。以下，将参考图4至图11而详述在根据本发明实施例的存储系统110中的存储器件(当存储器件被实现为三维非易失性存储器件时)。
[0063]请参考图4，如上所述，存储器件150可包括多个存储块BLKO至BLKN-1。图4为说明图2中所示的存储器件150的存储块的方框图，且每个存储块BLK可被实现为三维结构(或垂直结构)。举例来说，相应的存储块BLK可包括在第一至第三方向延伸的结构，举例来说，X轴方向、y轴方向及z轴方向。
[0064]相应的存储块BLK可包括多个NAND串NS，其在第二方向延伸。NAND串可设置于第一方向及第三方向。每个NAND串可与位线、至少一个源极选择线、至少一个接地选择线、多个字线、至少一个虚设字线、及公共源极线电耦接。也就是说，相应的存储块可与多个位线、多个源极选择线、多个接地选择线、多个字线、多个虚设字线、及多个公共源极线电耦接。
[0065]请参考图5及图6，存储器件150的存储块当中的特定存储块BLKi可包括在第一至第三方向延伸的结构。图5为示意性地说明当根据本发明实施例的存储器件被实现为第一结构的三维非易失性存储器件时的结构、以及示出被实现为具有图4的存储块中的第一结构的特定存储块BLKi的透视图，图6为沿着图5的线1-1’截取的剖视图。
[0066]可提供衬底5111。举例来说，衬底5111可包括掺杂第一型杂质的硅材料。举例来说，衬底5111可包括掺杂P型杂质的硅材料或可为P型阱(例如口袋式P阱)，以及包括包围P型阱的η型阱。虽然如下为了方便的目的假设衬底5111为P型硅，但是应注意的是衬底5111不限于P型硅。
[0067]在第一方向延伸的多个掺杂区域5311、5312、5313及5314可被提供于衬底5111上。举例来说，掺杂区域5311、5312、5313及5314可为与衬底5111不同的第二型。举例来说，掺杂区域5311、5312、5313及5314可为η型。虽然如下为了方便的目的假设第一至第四掺杂区域5311、5312、5313及5314为η型，但是第一至第四掺杂区域5311、5312、5313及5314不限于η型。
[0068]在衬底5111上的第一掺杂区域5311与第二掺杂区域5312之间的区域中，在第一方向延伸的多个介电材料5112可顺序地被提供于第二方向。举例来说，介电材料5112及衬底5111可被提供在第二方向，且彼此分开预定距离。举例来说，介电材料5112可被提供在第二方向，且彼此分开预定距离。举例来说，介电材料5112可包括介电材料，例如氧化硅。
[0069]在衬底5111上的第一掺杂区域5311与第二掺杂区域5312之间的区域中，可提供被顺序地设置于第一方向且在第二方向穿过介电材料5112的多个柱体5113。举例来说，柱体5113可分别地穿过介电材料5112，且可与衬底5111电耦接。举例来说，各柱体5113可由多个材料配置。举例来说，各柱体5113的表面层可包括掺杂至第一型的硅材料。举例来说，各柱体5113的表面层5114可包括掺杂与衬底5111相同型杂质的娃材料。虽然假设各柱体5113的表面层5114包括P型硅，但是应注意的是各柱体5113的表面层5114不限于P型硅。
[0070]各柱体5113的内层5115可由介电材料配置。举例来说，各柱体5113的内层5115可被介电材料填充，介电材料例如氧化硅。
[0071]在第一掺杂区域5311与第二掺杂区域5312之间的区域中，介电层5116可被提供于介电材料5112、柱体5113及衬底5111的暴露的表面上。举例来说，介电层5116的厚度可小于介电材料5112的距离的1/2。换言之，除了介电材料5112及介电层5116之外的材料的区域可被提供于设置在介电材料5112当中的第一介电材料5112的底面上的介电层5116与设置在介电材料5112当中的位于第一介电材料5112下面的第二介电材料5112的顶面上的介电层5116之间。
[0072]在第一掺杂区域5311与第二掺杂区域5312之间的区域中，导电材料5211、5221、
5231、5241、5251、5261、5271、5281及5291可被提供于介电层5116的暴露的表面上。举例来说，在第一方向延伸的导电材料5211可被提供于邻近衬底5111的介电材料5112与衬底5111之间。特别地，在第一方向延伸的导电材料5211可被提供于在邻近衬底5111的介电材料5112的底面上的介电层5116与在衬底5111上的介电层5116之间。
[0073]在第一方向延伸的导电材料可被提供于在介电材料5112当中的特定介电材料5112的顶面上的介电层5116与在介电材料5112当中的其他介电材料5112的底面上的介电层5116之间，其中所述其他介电材料5112设置在所述特定介电材料5112上面。举例来说，在第一方向延伸的导电材料5221、5231、5241、5251、5261、5271及5281可被提供于介电材料5112之间。在第一方向延伸的导电材料529可被提供在最高的介电材料5112上面。举例来说，在第一方向延伸的导电材料5211、5221、5231、5241、5251、5261、5271、5281及5291可为金属材料。举例来说，在第一方向延伸的导电材料5211、5221、5231、5241、5251、5261、5271、5281及5291可为导电材料，例如多晶硅。
[0074]在第二掺杂区域5312与第三掺杂区域5313之间的区域中，可提供与第一掺杂区域5311及第二掺杂区域5312上的结构相同的结构。举例来说，在第二掺杂区域5312与第三掺杂区域5313之间的区域中，可提供多个介电材料5112、多个柱体5113、介电层5116及多个导电材料 5212、5222、5232、5242、5252、5262、5272、5282 及 5292，其中介电材料 5112在第一方向延伸，柱体5113在第一方向中被顺序地设置且在第二方向穿过介电材料5112，介电层5116被提供在介电材料5112及柱体5113的暴露的表面上，导电材料5212、5222、
5232、5242、5252、5262、5272、5282 及 5292 在第一方向延伸。
[0075]在第三掺杂区域5313及第四掺杂区域5314之间的区域中，可提供与第一掺杂区域5311及第二掺杂区域5312的结构相同的结构。举例来说，在第三掺杂区域5313与第四掺杂区域5314之间的区域中，可提供多个介电材料5112、多个柱体5113、介电层5116及多个导电材料 5213、5223、5233、5243、5253、5263、5273、5283 及 5293，其中介电材料 5112 在第一方向延伸，柱体5113在第一方向中被顺序地设置且在第二方向穿过介电材料5112，介