电层5116被提供在介电材料5112及柱体5113的暴露的表面上，导电材料5213、5223、5233、5243、5253、5263、5273、5283 及 5293 在第一方向延伸。
[0076]漏极5320可被分别提供于柱体5113上。举例来说，漏极5320可为掺杂第二型杂质的娃材料。举例来说，漏极5320可为掺杂η型杂质的娃材料。虽然如下为了方便的目的假设漏极5320包括η型硅，但是应注意的是漏极5320不限于η型硅。举例来说，各漏极5320的宽度可大于每个对应的柱体5113的宽度。举例来说，各漏极5320可在每个对应的柱体5113的顶面上提供为平板状。
[0077]在第三方向延伸的导电材料5331、5332及5333可被提供于漏极5320上。导电材料5331、5332及5333可被顺序地设置于第一方向中。相应的导电材料5331、5332及5333可与对应区域的漏极5320电耦接。举例来说，在第三方向延伸的漏极5320与导电材料5331、5332及5333可经由接触插头而彼此电耦接。举例来说，在第三方向延伸的导电材料5331、5332及5333可为金属材料。举例来说，在第三方向延伸的导电材料5331、5332及5333可为导电材料，例如多晶硅。
[0078]在图5及图6中，各柱体5113可与介电层5116的邻近区域及所述多个导电材料5211至5291、5212至5292和5213至5293的邻近区域一起形成串，其中导电材料5211至5291,5212至5292和5213至5293在第一方向延伸。举例来说，各柱体5113可与介电层5116的邻近区域及所述多个导电材料5211至5291、5212至5292和5213至5293的邻近区域一起形成NAND串NS，其中导电材料5211至5291、5212至5292和5213至5293在第一方向延伸。各NAND串NS可包括多个晶体管结构TS。
[0079]请参考图7，在图6中所示的晶体管结构TS中，介电层5116可包括第一至第三子介电层5117、5118及5119。图7为图6中所示的晶体管结构TS的详细剖视图。
[0080]柱体5113的P型硅5114可操作为基体。邻近柱体5113的第一子介电层5117可操作为隧道介电层，且可包括热氧化层。
[0081]第二子介电层5118可操作为电荷储存层。举例来说，第二子介电层5118可操作为电荷捕获层，且可包括氮化物层或金属氧化物层(例如氧化铝层、氧化铪层等)。
[0082]邻近导电材料5233的第三子介电层5119可操作为阻挡介电层。举例来说，邻近在第一方向延伸的导电材料5233的第三子介电层5119可被形成为单层或多层。第三子介电层5119可为高k介电层(例如氧化铝层、氧化铪层等)，其具有高于第一子介电层5117及第二子介电层5118的介电常数。
[0083]导电材料5233可操作为栅极(或控制栅极)。也就是说，栅极(或控制栅极)5233、阻挡介电层5119、电荷储存层5118、隧道介电层5117及基体5114可形成晶体管(或存储器单元晶体管结构)。举例来说，第一至第三子介电层5117、5118及5119可形成ONO(氧-氮-氧)结构。在下述中，为了方便的目的，柱体5113的P型硅5114将被称为在第二方向的基体。
[0084]存储块BLKi可包括柱体5113。S卩，存储块BLKi可包括多个NAND串NS。详言之，存储块BLKi可包括多个NAND串NS，所述NAND串NS在第二方向(或垂直于衬底5111的方向)延伸。
[0085]各NAND串NS可包括多个晶体管结构TS，所述晶体管结构TS设置于第二方向。各NAND串NS的至少一个晶体管结构TS可操作为源极选择晶体管SST。各NAND串NS的至少一个晶体管结构TS可操作为接地选择晶体管GST。
[0086]栅极(或控制栅极)可对应于在第一方向延伸的导电材料5211至5291、5212至5292及5213至5293。换言之，栅极(或控制栅极)可在第一方向延伸，且形成字线及至少两个选择线，举例来说，至少一个源极选择线SSL及至少一个接地选择线GSL。
[0087]在第三方向延伸的导电材料5331、5332及5333可与NAND串NS的一端电耦接。举例来说，在第三方向延伸的导电材料5331、5332及5333可操作为位线BL。也就是说，在一个存储块BLKi中，多个NAND串NS可与一个位线BL电耦接。
[0088]在第一方向延伸的第二型掺杂区域5311、5312、5313及5314可被提供至NAND串NS的另一端。在第一方向延伸的第二型掺杂区域5311、5312、5313及5314可操作为公共源极线CSL。
[0089]S卩，存储块BLKi包括在垂直于衬底5111的方向(S卩，第二方向)延伸的多个NAND串，且可操作为NAND闪存块(例如电荷捕获型)，其中多个NAND串NS与一个位线BL电耦接。
[0090]虽然图5至图7说明在第一方向延伸的导电材料5211至5291、5212至5292及5213至5293被提供成9层，但是应注意的是在第一方向延伸的导电材料5211至5291、5212至5292及5213至5293不局限于被提供成9层。举例来说，在第一方向延伸的导电材料可被提供成8层、16层或多个层。换言之，在一个NAND串NS中，晶体管的数量可为8、16或更多。
[0091]虽然图5至图7说明三个NAND串NS与一个位线BL电耦接，但是应注意的是本发明的实施例不限于三个NAND串NS与一个位线BL电耦接的事实。举例来说，在存储块BLKi中，m个NAND串NS可与一个位线BL电耦接。根据与一个位线BL电耦接的NAND串NS的数量，在第一方向延伸的导电材料5211至5291、5212至5292及5213至5293的数量与公共源极线5311、5312、5313及5314的数量也可被控制。
[0092]另外，虽然图5至图7说明三个NAND串NS与在第一方向延伸的一个导电材料电耦接，但是应注意的是本发明的实施例不限于三个NAND串NS与在第一方向延伸的一个导电材料电耦接的事实。举例来说，η个NAND串NS可与在第一方向延伸的一个导电材料电耦接。根据与在第一方向延伸的一个导电材料电耦接的NAND串NS的数量，位线5331、5332及5333的数量也可被控制。
[0093]请参考图8，在存储器件150的块当中被实现为第一结构的特定块BLKi中，NAND串NSll至NS31可被提供于第一位线BLl与公共源极线CSL之间。图8为说明参照图5至图7被实现为第一结构的存储块BLKi的等效电路的电路图。第一位线BLl可对应于在第三方向延伸的导电材料5331。NAND串NS12至NS32可被提供于第二位线BL2与公共源极线CSL之间。第二位线BL2可对应在第三方向延伸的导电材料5332。NAND串NS13至NS33可被提供于第三位线BL3与公共源极线CSL之间。第三位线BL3可对应于在第三方向延伸的导电材料5333。
[0094]各NAND串NS的源极选择晶体管SST可与对应的位线BL电耦接。各NAND串NS的接地选择晶体管GST可与公共源极线CSL电耦接。存储器单元MC可被提供于各NAND串NS的源极选择晶体管SST与接地选择晶体管GST之间。
[0095]在下述中，为了方便的目的，将以例子来说明NAND串NS可被定义为行和列的单元，且与一个位线共同电耦接的NAND串NS可形成一个列。举例来说，与第一位线BLl电耦接的NAND串NSll至NS31可对应于第一列、与第二位线BL2电耦接的NAND串NS12至NS32可对应于第二列，以及与第三位线BL3电耦接的NAND串NS13至NS33可对应于第三列。与一个源极选择线SSL电耦接的NAND串NS可形成一个行。举例来说，与第一源极选择线SSLl电耦接的NAND串NSll至NS13可形成第一行、与第二源极选择线SSL2电耦接的NAND串NS21至NS23可形成第二行、以及与第三源极选择线SSLl电耦接的NAND串NS31至NS33可形成第三行。
[0096]在各NAND串NS中，可定义阶层(或高度)。举例来说，在各NAND串NS中，邻近接地选择晶体管GST的存储器单元MCl的阶层为I。在各NAND串NS中，当存储器单元接近源极选择晶体管SST时，存储器单元的阶层可增加。在各NAND串NS中，邻近源极选择晶体管SST的存储器单元MC7的阶层为7。
[0097]相同行的NAND串NS的源极选择晶体管SST可共享源极选择线SSL。不同行的NAND串NS的源极选择晶体管SST可分别与不同的源极选择线SSLUSSL2及SSL3电耦接。
[0098]在相同行的NAND串NS中的在相同阶层的存储器共享字线WL。也就是说，在相同阶层，与在不同行的NAND串NS中的存储器单元MC电耦接的字线WL可彼此共同地电耦接。在相同行的NAND串NS中的在相同阶层的虚设存储器单元DMC可共享虚设字线DWL。S卩，在相同阶层，与不同行的NAND串NS的虚设存储器单元DMC电耦接的虚设字线DWL可彼此共同地电耦接。
[0099]举例来说，字线WL或虚设字线DWL可彼此共同地电连接在提供有在第一方向延伸的导电材料5211至5291、5212至5292及5213至5293的层上。举例来说，在第一方向延伸的导电材料5211至5291、5212至5292及5213至5293可经由接触与上层电耦接。在上层，在第一方向延伸的导电材料5211至5291、5212至5292及5213至5293可彼此共同地电耦接。换言之，相同行的NAND串NS的接地选择晶体管GST可共享接地选择线GSL。另夕卜，不同行的NAND串NS的接地选择晶体管GST可共享接地选择线GSL。也就是说，NAND串NSll至NS13、NS21至NS23和NS31至NS33可被共同地耦接至接地选择线GSL。
[0100]公共源极线CSL可被共同地电耦接至NAND串NS。举例来说，在衬底5111上面的有源区域上，第一掺杂区域至第四掺杂区域5311、5312、5313及5314可彼此电耦接。举例来说，第一掺杂区域至第四掺杂区域5311、5312、5313及5314可经由接触而与上层电耦接，且在上层，第一掺杂区域至第四掺杂区域5311、5312、5313及5314可彼此共同地电耦接。
[0101]S卩，如图8所示，相同深度的字线WL可彼此共同地电耦接。从而，当特定字线WL被选择时，可选择与特定字线WL电耦接的所有NAND串NS。不同行的NAND串NS可被电耦接至不同源极选择线SSL。从而，藉由选择源极选择线SSLl至SSL3，电耦接至相同字线WL的NAND串NS当中未被选择的行的NAND串NS可与位线BLl至BL3解耦。换言之，藉由选择源极选择线SSLl至SSL3，可选择NAND串NS的行。并且，藉由选择位线BLl至BL3，可藉由列的单元而选择被选择的行的NAND串NS。
[0102]在各NAND串NS中，可提供虚设存储器单元DMC。第一至第三存储器单元MCl至MC3可被提供于虚设存储器单元DMC与接地选择晶体管GST之间。
[0103]第四至第六存储器单元MC4至MC6可被提供于虚设存储器单元DMC与源极选择晶体管SST之间。各NAND串NS的存储器单元MC可藉由虚设存储器单元DMC而被划分成存储器单元组。在被划分的存储器单元组中，邻近接地选择晶体管GST的存储器单元(例如MCl至MC3)可被称为下存储器单元组，而邻近源极选择晶体管SST的存储器单元(例如MC4至MC6)可被称为上存储器单元组。以下，将参考图9至图11来详述当根据本发明实施例的存储系统中的存储器件被实现为与第一结构不同的结构的三维非易失性存储器件。
[0104]请参考图9及图10，存储器件150的存储块当中的特定存储块BLKj可包括在第一至第三方向延伸的结构。图9为说明当根据本发明实施例的存储器件被实现为第二结构的三维非易失性存储器件时的结构、并示出被实现为具有图4的存储块中的第二结构的特定存储块BLKj的透视图，所述第二结构与上述参考图5至图8的第一结构不同。图10为沿着图9的线VI1-VII’截取的剖视图。
[0105]可提供衬底6311。举例来说，衬底6311可包括掺杂第一型杂质的硅材料。举例来说，衬底6311可包括掺杂P型杂质的硅材料或可为P型阱(例如口袋式P阱)，以及包括包围P型阱的η型阱。虽然如下为了方便的目的假设衬底6311为P型硅，但是应注意的是衬底6311不限于P型硅。
[0106]在X轴方向和y轴方向延伸的第一导电材料至第四导电材料6321、6322、6323及6324被提供于衬底6311上。第一导电材料至第四导电材料6321、6322、6323及6324在z轴方向被提供为分开预定距离。
[0107]在X轴方向及J轴方向延伸的第五至第八导电材料6325、6326、6327及6328被提供于衬底6311上。第五至第八导电材料6325、6326、6327及6328可在z轴方向被提供为分开预定距离。第五至第八导电材料6325、6326、6327及6328在y轴方向被提供为与第一导电材料至第四导电材料6321、6322、6323及6324分开。