专利名称：于eeprom擦除期间可增进可靠度的减少定电场的方法
技术领域：
本发明一般涉及微电子集成电路的技艺。更特别地，本发明涉及擦除微电子快速带电可擦除可程序只读存储器(EEPROM)装置的技艺。甚至更特别地，本发明系关于擦除微电子快速带电可擦除可程序只读存储器装置的一种方法，于擦除期间提供一种降低的定电场。
背景技术：
一个微电子快速或数据库擦除带电可擦除可程序只读存储器(快速EEPROM)包含了可以独立设计程序与读取的存储单元矩阵。每个存储单元以及由此而成的内存的尺寸借着省略能使存储单元独立地擦除的已知作为选择晶体管的晶体管而做得很小。结果，所有的存储单元当作为一个区块般的一起擦除。
此种型式的内存包含了个别金属氧化半导体(MOS)场效晶体管存储单元，每一个存储单元包含了源极、漏极、浮置栅极与控制栅极，而施加不同的电压以一种二进制1或0来程序化存储单元，或者擦除所有的存储单元当作一个区块。
存储单元连接成行与列的矩阵，以行中存储单元的控制栅极连接到个别的字符线，以及于列中存储单元的漏极连接到个别的位线。诸存储单元的源极连接在一起。此种配置为一种已知的NOR内存结构。
藉由施加电压，一般为9伏特到控制栅极，施加大约5伏特到漏极，以及源极接地来程序化存储单元。这造成热电子从漏极空泛区注入到浮置栅极。由于移除了程序化电压，注入的电子陷捕于浮置栅极里，且在此创造了增加存储单元的门限电压至超过近似4伏特的值的一种负变化。
藉由施加典型的5伏特到控制栅极，施加1伏特到漏极所连结的位线，源极接地，以及感测位线电流来读出一个存储单元。假如程序设计了本存储单元与门限电压相对地高(4伏特)，则位线电流将为零或至少相对地低。假如存储单元没有程序设计或擦除了，则门限电压将相对地低(2伏特)，控制栅极电压将增强沟道，以及位线电流将相对地高。
可以用很多方法来擦除一个存储单元。在一种配置中，施加相对高电压，典型为12伏特到源极，将控制栅极接地以及容许漏极浮置擦除一个存储单元。这造成于程序制作期间注入于浮置栅极的电子，遭受Fowler-Nordheim穿隧效应，自浮置栅极经过薄隧道氧化层到达源极。施加数量是负10伏特的负电压到控制栅极，施加5伏特到源极与容许漏极浮置着，也可以擦除一个存储单元。擦除一个存储单元的另一种方法是施加5伏特到P井以及负10伏特到控制栅极，而容许源极/漏极浮置着时。
于擦除期间，存在着造成存储单元降低可靠度的明显问题。在负栅边缘擦除程序中，当于擦除期间源极接面反向偏压，一些电流从双重扩散源极区域流入基片。这电流称之为带至带穿隧电流。本带至带穿隧电流的量值取决于施加于源极区域的反向偏压的量值。因为这偏压于负电压的控制栅极，带至带穿隧电流的电洞成分(称为”热电洞”)倾向于流过电场并轰击到基片与隧道氧化物之间的电介质接口。藉由产生不希望的接口状态，这些热电洞可以破坏接口。除此，一些这种热电洞可能实际地拥有足够能量来注入于隧道氧化物中，而陷捕在那里。这些陷捕的热电子降低了内存装置的性能。用来擦除存储单元的负控制栅极电压技术产生了电洞陷捕与接口状态，这造成了可靠性问题，诸如窗孔、电荷损耗、不规律的擦除以及强调的栅极干扰。这些接口状态以及陷捕的电洞，从形成于源极与基片间的接口里的源极PN接面，水平地分布它们自己并进入存储单元的沟道区域。于负栅边缘擦除作业期间，峰值密度与陷捕的电洞的分布的宽度取决于接面偏压与控制栅极偏压。
于负栅极沟道擦除程序中，在浮置栅极隧道里的电子垂直地经过隧道氧化物进入存储单元的沟道区域。因为于源极区域与p井之间没有电偏压，所以就没有带至带电流。然而，产生了其它的装置可靠性问题。例如，因为沿着沟道区域来做擦除，接口的产生与氧化物的陷捕则沿着沟道区域的全长而分布。如此的一种接口状态的浓度与氧化物的陷捕降低了存储单元的读出电流，这可能按步地减慢读出速度与最终地造成读出的错误。在接近漏极接面的氧化层部分的陷捕可能也于程序制作期间延缓了热电子的注入。接口产生与氧化物陷捕的数量取决于在擦除程序里的产生的峰值电场。
因此，所需要的是擦除存储单元的方法，这于擦除期间减低了横越隧道氧化物的峰值电场而没有降低擦除速度。
发明内容
根据本发明，上述与其它的目的与优点是由擦除记忆装置的方法来获得，这减低了于擦除期间横越本隧道氧化物的峰值电场。
根据本发明的一个概念，于擦除期间，本峰值电场是藉由保持在Efield～ag(Vgate-Vth+Vtuv)方程式中的Vgate-Vth这数量来获得。因为在本方程式中的其它的因子是固定的，保持本数量Vgate-Vth导致了Efield是固定的。控制Vgate的值以致于Efield少于擦除的先前技艺方法。
根据本发明的另一个概念，在负栅极边缘擦除程序中，施加于源极的电压大致是5伏特。
根据本发明的另一个概念，于负栅隧道擦除程序中，源极电压是容许浮置的。
本描述的方法于是提供一种在擦除期间，具有减小固定而施加到存储单元的电场的擦除存储单元的方法。
本发明于考虑下面的详细说明并伴随所附的图式将更容易让人了解。从下列的说明，仅由说明施行本发明的最佳模式而显示和说明本发明的实施例，对熟悉本技艺的人来说，将变得容易明白。应可了解到，本发明能够作其它的实施例，它的几个细节容许在不同方面作修改，而所有修改不会偏离开本发明的范围。因此，事实上，图式与细节的描述皆视为是说明性的，而非限制性的。
本发明的新颖特点及让人信服的特征，陈述于附加的申请专利范围里。当连同伴随图式来读时，参照着说明实施例的以下详细的描述，本发明它本身，无论如何，与使用的标准模式，与进一步的目标与优点因此将最佳地了解，其中图1A是快速EEPROM记忆装置的简化电路图。
图1B相似于图1A，但举例说明了拥有安排于两页，区段或数据库的存储单元的快速EEPROM记忆装置；图2A是快速EEPROM存储单元的截面视图，举例说明了擦除本存储单元的负控制栅极电压方法；图2B是快速EEPROM存储单元的截面视图，举例说明了擦除本存储单元的负栅极沟道擦除方法；图3是快速EEPROM存储单元的列的简化电路图，显示了于程序制作其中一个存储单元期间的控制栅极、源极与漏极电压。
图4A是快速EEPROM存储单元的一列的简化电路图，显示了于擦除在本列存储单元的第一先前的方法里的控制栅极、源极与漏极电压。
第4B图是快速EEPROM存储单元的一列的简化电路图，显示了于擦除在本列存储单元的第二先前的方法里的控制栅极、源极与漏极电压。
图5是在擦除的先前技艺方法里所显示施加于快速存储单元的电压的图。
图6是在根据本发明的擦除方法里所显示施加于快速存储单元的电压的图；以及图7显示了根据本发明而可用来施加变化电压于控制栅极的电路的简化电路图。
具体实施例方式
现在参考详细说明本发明的实施例，这举例说明了由发明者现在打算来执行本发明的最佳的模式。应该可以了解的是，本最佳模式的描述只不过是说明性的以及它不该被认为有限制的意义。
图1A举例说明了本发明有利地应用一种NOR型快速电子可擦除可程序只读存储器(EEPROM)100的基本结构。本快速内存100包含了复数个核心或者存储单元，该等存储单元配置成一种矩形矩阵或行与列的排列。每一行结合了一条字符线(WL)，而每一列结合了一条位线(BL)。
假若，有n列与m行，则位线标示成BL0至BLn，字符线标示成WL0至WLm。适当的电压借着位线驱动器102施加到位线，而适当的电压借着字符线驱动器104来施加到字符线。施加到驱动器102与104的电压藉由电源106在控制器108的控制之下而产生，这典型地为芯片上逻辑电路。本控制器108也控制了驱动器102与104来个别或集体地寻址存储单元，这将于以下说明之。
存储单元位于一条字符线与一条位线的各接合点。每个存储单元包含有形成在半导体基片里的源极与漏极、浮置栅极、以及借着氧化物层与浮置栅极隔开的控制栅极的金属氧化物半导体(MOS)场效应晶体管(FET)。应该知觉到的是，快速EEPROM的存储单元不同于传统FETs，因为它们包含了配置于控制栅极与源极和漏极形成于其上的半导体基片之间的浮置栅极与隧道氧化层。
说明于图1A中的存储单元是使用Tnm来表示的，在此，m是行(字符线)数目，n是列(位线)数目。存储单元的控制栅极与各自的字符线相连接，以及存储单元的漏极连接于如说明的个别位线。所有存储单元的源极连接于电源106。
图1B说明了另外的快速EEPROM内存110，这与内存100相似，除了存储单元分成为数个数据库之外(亦已知为页或区段)，这之中的两者显示于图1B，这之中的每一个可以独立地程序制作，擦除与读出。内存110包含了第一存储单元数据库或页112和第二存储单元数据库或页114。于第一数据库的存储单元112表示成如在图1A中相同的方式，而最初的符号加在于第二数据库114中的存储单元的符号表示里。数据库112与114的字符线分别与字符线驱动器116及118连接。
除了存储单元外，每个数据库112与114包含了适合每条位线的选择晶体管。关于数据库112与114的选择晶体管是个别地标示成S0至Sn以及S’0至S’n。本选择晶体管的漏极是连结到各自的位线，而本选择晶体管的源极是连接到关于字符线WL0至WLm与WL’0至WL’m的晶体管的漏极。
选择晶体管不同于存储单元晶体管的是它们是传统的MOSFETs，因此缺乏浮置栅极。本选择晶体管是切换存储单元而不是存储单元。关于数据库112的选择晶体管的栅极是连接于区段译码器120的数据库选择BS1，关于本数据库114的选择晶体管的栅极是连接于区段译码器122的数据库选择输出BS2。
在数据库112的存储单元的源极是连接于共享电源电压Vss1124，以及在数据库114中的存储单元的源极连接于共享电源电压Vss2126。
数据库112藉由施加逻辑高信号到导通晶体管S0至Sn以及连接数条位线BL0至BLn于其下的存储单元的数据库选择线BS1而被选择。数据库112借着施加逻辑低信号到关闭晶体管S0至Sn及从位线断开存储单元的数据库选择线BS1而不被选择。本数据库114以一种使用数据库选择信号BS2与选择晶体管S’0至S’n的本质上类似的方法来被选择与不被选择。内存110的作业本质上类似于内存100的作业(图1A)，除了程序制作、擦除与读取作业可以独立地执行在数据库112&114。
图2A是说明存储单元200的一种型态的架构的简化截面视图。本存储单元200使用热电子来程序制作而Fowler-Nordheim穿隧使用负控制栅极电压来擦除。本存储单元200制造于P型基片202上，于作业期间，这维持于接地电位。为了擦除本存储单元，使用了负控制栅极电压技术，藉此，施加了一个大的负电压，大约负10伏特于控制栅极204，这形成于绝缘体206之上。同时，施加了适度正电压，大约5伏特于源极区域，这包含了n+区域208与n-区域210。在擦除期间，漏极区域是浮置的。本合成的垂直电场Ev，标示于213，跨越位于浮置栅极216与源极区域208、210之间的二氧化硅层214，造成了于浮置栅极216里的电子218穿越过电介质层214，如以箭型记号219所标示，进入于源极区域208、210。
于擦除期间，一个重要的问题是，当于擦除期间，反向偏压源极接面220时，一些电流从结合的源极区域208、210流入于基片202。这些电流称之为带至带(BB)穿隧电流。带至带穿隧电流的大小取决于施加于源极区域220的反向偏压的大小。因为控制栅极204偏压在负电压，本带至带穿隧电流的电洞成份(叫做热电洞)倾向于跟随本电场并轰击半导体电介质接口222与电介质层214。借着产生不希望的接口状态，这些热电子可以破坏接口222。除此之外，一些这些热电子事实上可能有足够的能量而注入于电介质层214，在此，它们被陷捕。这些陷捕的热电子降低了内存装置的性能。用来擦除存储单元的负控制栅极电压技术产生了电洞陷捕与接口状态，这样造成了可靠性问题，诸如窗孔，电荷耗损，不规律的擦除以及强调性的栅极干扰。这些接口状态与陷捕的电洞横向地分布它们自己从源极PN接面220到沟道区域224。于擦除作业期间，此陷捕的电洞分布的峰值密度与宽度取决于接面偏压与控制栅极偏压。对于长沟道装置，相关于全部沟道长度的电洞分布的宽度是小的，以及它在装置可靠性与性能上的相反影响是微小的。无论如何，对于深的，次微米装置，这个分布的宽度变为沟道长度的一个重要的部分。照此，它于装置可靠性与性能的反向影响是更加非常重要的。
图2B是说明存储单元226的第二型的架构的简化截面视图。存储单元226是形成于p井228里，这可利用p+区域230来导电的接触。P井228是形成于n井区域232里，这可使用n+区域234来导电的接触。本n井区域232是形成于p基片236上。为了擦除存储单元226，大约负10伏特的大的负电压，施加于控制栅极238。控制栅极238是形成在绝缘体240上，接着，这是形成于浮置栅极242上。同时当施加本负电压于控制栅极时，大约5伏特的适度正电压通过p+区域230与p井区域228，施加到p型沟道区域244。因为本p型基片236是接地的，施加正电压通过p+接触区域230到p型沟道区域244需要于n井232里所隔离的p井228的形成。于擦除期间，源极区域246与漏极区域248是浮置在低于p井228偏压下的电位。本电位取决于源极与漏极区域246&248的几何形状，也取决于来自漏极与源极区域的漏电流总量。这擦除技术称之为负栅沟道擦除技术。在负栅沟道擦除技术里，在浮置栅极242沟道的电子垂直地经过浮置栅极电介质250进入沟道区域244，如所示般，向下瞄准的箭头记号252垂直向下。因为于源极区域246与p井区域228之间没有电偏压以及源极区域246是浮置的，所以没有带至带电流存在。然而，在一个叠层栅极快速内存里，可能会发生其它装置可靠度问题。例如，因为擦除是遍及于沟道区域244施行，接口状态的产生与氧化物陷捕是沿着沟道区域244而全部分布的。如此的接口状态与氧化物陷捕的浓度降低了存储单元读取电流，这可接连的减慢读取速度与最终可能造成读取的误差。在氧化层250的部分254的陷捕，这位于浮置栅极242之下与漏极接面256之上，亦可延缓程序制作期间的热电子注入。本垂直电场Ev显示于257。
有关于这些擦除技术的背景与有关的装置可靠性论点描述在以下的出版品Haddad等人“降低起因于快速存储单元的电洞陷捕”电气与电子工程师协会(IEEE)电装置文件，1989年3月出刊，第10册，第3号，第177至179页；Chun等人”擦除于快速EPROM装置里感生的破坏的水平分布”SRC Techcon，1996九月；Chun等人”擦除于快速EPROM NMOSFET装置里感生的电洞陷捕与接口陷井的水平分布”电气与电子工程师协会半导体接口专家会议，1996；Witters等人”隧道氧化物浮置栅极EPROM装置的降低与薄栅极氧化物的高场电流感生的降低的关联”于电子装置的电气与电子工程师协会学报，第36册，第9号，1989年九月，第1663页；以及Kobayashi等人”有关3V唯区段可擦除DINOR快速内存的内存矩阵架构与译码方案”固态电路的电气与电子工程师协会期刊，第29册，第4号，1994年四月，第454至458页。
图3是一个快速EEPROM存储单元302、304、306、308的列300的一个简化电路图，显示了于其中一个快速存储单元的程序制作期间的控制栅极、源极与漏极电压。本存储单元304是由施加相对的高电压于选择的存储单元的控制栅极而程序化的，如于310所示的典型的大约9伏特，施加适度电压于漏极经由位线(BL)，如312所示的典型为大约5伏特，以及如314所示，源极接地。未选择的快速存储单元的栅极，如316所示，是接地的。程序化电压的结合造成热电子从漏极空泛区域注入于存储单元304的浮置栅极。于不同程序化电压的移除，注入的电子陷捕于浮置栅极里并在此建立了负电荷，这增加了存储单元304的门限电压到超过大约4伏特的值。
图4A是显示于图3里快速EEPROM存储单元302、304、306、308的列300的一个简化的电路图，并于擦除所有快速存储单元期间，根据先前的技艺显示了本控制栅极、源极与漏极电压。如在此技艺中所知的，所有的存储单元皆同时被擦除。在图4A显示的擦除方法中，一个适度高电压，典型为5伏特，施加于如400所示的源极，一个大约负10伏特的负电压，施加于如402所示的控制栅极，以及如404所示，漏极是浮置的。这造成注入于浮置栅极里的电子，于程序制作期间，藉由Fowler-Nordheim穿隧效应从每个浮置栅极经由各自的隧道氧化层，移动到各自的源极区域。
图4B显示了如图4A中所示的快速EEPROM存储单元302、304、306与308的擦除列300的另一种的先前技艺方法，在此，P井偏压于5V，以及数量负10伏特的负电压施加于如406所示的控制栅极，而如分别标示于408与410的源极与漏极则是浮置的。
在每种上述擦除的方法里，存储单元藉由施加一个或较多擦除脉冲到内存的所有存储单元(或在一个数据库或区段的所有存储单元)而擦除。在以下的讨论里，假定本存储单元是NMOS增强模式FETs。然而，可令人了解的是，本发明没这么限制，以及它的范围包含了施加在此描述的原理到其它的型态与架构，包含了，例如PMOS与/或空泛型模式FETs的任何组合。
图5是于先前技艺擦除程序擦除期间，存在于快速记忆存储单元的电压的图形表示法。跨越隧道氧化物Efeild的电场是与以下的电压成比例的；施加于存储单元栅极的电压Vgate，当施加栅极电压Vgate于存储单元时，存储单元的门限电压Vth，施加于源极的电压Vsource，于一个最初的u.v.(紫外线)擦除之后的门限电压Vtuv，由以下的关系来呈现Efield～ag(Vgate-Vth+Vtuv)+(as-1)Vsource(1)在此ag是字符线至浮置栅极耦合常数，以及as是源极至浮置栅极耦合常数。
在先前的技艺里，施加到栅极的电压Vgate是固定的，施加于源极的电压Vsource是固定的，以及电压Vtuv是固定的。擦除脉冲造成门限电压Vth的降低(这是擦除脉冲的目的)。如可以了解到，因为先前的技艺方法显示了施加到栅极的固定电压，其必须施加相对高电压于栅极，以致于本擦除可以进行直到存储单元有零门限值电压。在图5中，图形500说明了当擦除脉冲的数量增加时，存储单元的门限电压Vth减少了。虚线502表示于全部擦除过程期间，施加到栅极的固定电压Vgate。图形504是由施加到存储单元的Vgate(它是负的)与Vth(它是正的)所显示的总电压差(因为施加到源极的电压与电压Vtuv于擦除过程中固定不变，所以没考虑与显示它们)。因为电场Efield成比例于施加于栅极Vgate的电压与擦除的存储单元的门限电压Vth之间的不同电压差，在此情形，峰值电场Efield将与大约15伏特成比例(假定于擦除一开始，本存储单元的门限电压是5伏特)。
图6是根据本发明的一个擦除过程期间，存在于快速存储单元的电压图形表示。如同显示于图5的先前技艺图形模式，跨越于隧道氧化物的电场Efield与下面的电压成比例；施加于存储单元栅极的电压Vgate，当栅极电压Vgate施加于存储单元时存储单元的门限电压Vth，施加到源极的电压Vsource，以及在最先u.v.(紫外线)擦除后的门限电压Vtuv，如借着以下关系所显示Efield～ag(Vgate-Vth+Vtuv)+(as-1)Vsource(1)在此ag是字符线至浮置栅极耦合常数，以及as是源极至浮置栅极耦合常数。
在本发明中，为了减少跨越于隧道氧化物的峰值电场以及使本电场固定，施加于栅极的电压Vgate是改变的，以与变化的门限电压并驾齐驱(如上面所讨论的，于擦除过程期间，施加于源极的电压Vsource与电压Vtuv没有改变，并将不予考虑)。这降低了最初的电场Efield以及实质上减少了破坏隧道氧化物与降低存储单元可靠性的载子产生的数量。当能了解到，本电场Efield也必须足够高到以一种合时的方法来完成本擦除。这两种竞合因素的解决是当于擦除过程期间，当门限电压的量值减少时，则增加施加到栅极Vgate的负电压的量值。在图6里的图形600是门限电压Vt的一种表示，并且说明了于擦除期间，门限电压如何地减少。虚线602说明了当门限电压Vt减少时，施加到栅极的电压Vgate如何地改变。图形604说明了产生的固定电压Vgate-Vth。因为如公式(1)里所示，电场Efield与电压成比例，所以峰值电场Efield大体上固定于一个减小的值。这减小的峰值电场大体上减少了产生的载子数目，以及大体上改进了存储单元的可靠度。除此，本减小的固定电场Efield是足够的高以致于擦除的速度没有降低。与于擦除期间存储单元门限电压的改变一致的门限电压Vgate改变之时序，是由个别存储单元的特性过程所决定的。此特性过程可以是一个经验过程或者是一个计算机模型制造过程。
图7显示了根据本发明而用来施加改变电压于擦除的存储单元的控制栅极Vgate电压的电路700的简化电路图。本电路700包含了控制晶体管704的定时器控制单元702，而此晶体管704依序控制着来自负泵706的电流。来自负泵的电流输入于与输出变化控制栅极电压Vgate的晶体管710的栅极相连接的成比例放大器708里。参照图1A&图1B，本时间控制单元702可做成一部份的控制器108以及晶体管704，成比例放大器708与晶体管710可做成一部份的字符线驱动器104(图1A)或者字符线驱动器116&118(图1B)。
总而言之，本发明克服了先前技艺的限制，并提供了于擦除期间施加于存储单元的减小固定电场而来擦除存储单元的一种方法。本减小的电场大体上减少了产生的载子数目，于是实质上改善了存储单元的可靠度。
为了说明与描述的目的，已经提出了本发明实施例的上述说明。然该等实施例并不全然完整或限制为已完全揭露的确实型式。根据上述的教导，明显的变更与改变是可能的。选择或描述本实施例是为了提供本发明原理的最佳说明与它的实际应用，从而可使本技艺里的一般技术人员，在不同的实施例里以及适合用于打算的特定使用的不同的变更，而利用本发明。当根据公平、合法、合理地赋予权利于他们的宽广范围来解释时，所有的这些修正与变更是位于由权利要求所决定的本发明的范围内。
权利要求
1.一种用于擦除多个存储单元组成的内存装置中的存储单元的方法，每一存储单元具有源极和控制栅极，其中电场Efield是由方程式Efield～ag(Vgate-Vth+Vtuv)+(as-1)Vsource所决定，此方法包含的，a)在欲擦除的存储单元上执行紫外线擦除以产生紫外线擦除门限电压，Vtuv；并且因此b)施加电压Vsource到欲擦除的存储单元的源极；以及c)施加变化电压Vgate到欲擦除存储单元的控制栅极，其中，于擦除过程中，Vgate-Vth是固定的；其中，在擦除过程中，该方法用来降低峰值电场。
2.如权利要求1所述的方法，其中电压Vsource大约为5伏特。
3.如权利要求1或2所述的方法，其中欲擦除存储单元的源极是容许浮置的。
全文摘要
本发明提供一种于多重内存单元组成的内存装置擦除期间，减少峰值电场的方法。于擦除期间，本内存单元的电场E
文档编号H01L29/792GK1411602SQ00817240
公开日2003年4月16日 申请日期2000年12月5日 优先权日1999年12月17日
发明者克莱文德·李 申请人:先进微装置公司