专利名称：适用于静电放电防护的电压控制元件及其保护电路的制作方法
技术领域：
本发明是有关于一种静电放电(electrostatic discharge，ESD)防护元件以及其相关的ESD防护电路与ESD防护系统。
随著制程技术的进步，ESD的耐受力已经是集成电路(integratedcircuit，IC)的可靠度需要主要考虑的问题之一。尤其是半导体制程技术进入深亚微米时代(deep submicron regime)后，缩小尺寸(scaled-down)的晶体管、较浅的掺杂接面深度、较薄的栅氧化层、轻掺杂的漏极结构(lightly-doped drain，LDD)、浅沟隔离(shallow trenchisolation，ST1)制程以及金属硅化物(salicide)制程等，对于ESD应力而言都是比较脆弱的。因此，在IC的输出入埠便必须设置ESD防护电路，用以保护1C中的元件免于遭受ESD损害。
图1A为一现有的DSD防护电路，是使用一NMOS(N-type Metaloxide semiconductor transistor)NE作为主要的ESD防护元件。NE的栅极与源极相接。图1B为图1A中的NMOS晶体管的电压电流曲线图。因为NE为一个加强式(enhance-mode)NMOS，于一般正常操作时，NE为关闭状态，所以外界的电讯信号可以通过输出入(lnput/output)接合垫10而进入内部电路12。当一相对于VSS为正脉冲的ESD事件发生于N/O接合垫10时，NE的漏极电压超过触发电压Vtrig，即为NE的漏极(drain)与基底(substrate)之间的接面崩溃电压，触发了寄生于NE中的双接面晶体管。在ESD应力破坏内部电路中的元件之前，释放ESD电流。
然而，经由一般的CMOS制程所制造，NMOS的漏极与基极之间的接面崩溃电压通常高达10多伏特。如此的高电压对于先进的制程所制作出的栅极绝缘层都是难以忍受的。因此，如何降低触发电压Vtrig便成为此类ESD防护电路的主要课题。
图2A以及图2B为两个现有具有较低触发电压的NMOS剖面示意图。利用离子注入，在源极与漏极的N+掺杂区下形成一崩溃触发层(20或22)。崩溃触发层(20或22)的目的在于形成一个相对于原本N+掺杂层16与P型基底18所形成的PN接面更为容易崩溃的PN接面，也就是降低了NMOS的漏极对基极的崩溃电压。如此，可以加速寄生于NMOS的BJT的开启时间，避免ESD应力破坏了内部电路中的元件。
现有的ESD防护电路亦有运用SCR来作为主要的ESD防护元件。SCR在一般的工作状态时，呈现关闭的状态。当ESD事件发生时，SCR才会被触发而释放ESD电流。而如何降低SCR的触发电压Vt，往往也是使用SCR为防护元件的主要课题。
本发明的目的在于提出一种适用于静电放电防护的电压控制元件及其保护电路，该静电放电防护的电压控制元件及其保护电路可以完全不用考虑现有的ESD防护元件所要面对的触发电压的问题。
本发明的另一目的在于提出一种适用于静电放电防护的电压控制元件及其保护电路，该静电放电防护的电压控制元件以及其相关电路使整个集成电路的接合垫，都可获得良好的ESD防护。
本发明的目的可以通过以下措施来达到一种适用于静电放电防护的电压控制元件，适用于一集成电路，耦合于一第一接合垫与一第二接合垫之间，当一工作电源供给该集成电路电源时，该防护元件呈现关闭状态，当该工作电源不供给该集成电路电源时，该防护元件呈现保持导通状态，可以释放发生于该第一接合垫与该第二接合垫之间的一静电放电事件所产生的电流。
一种适用于静电放电防护的电压控制元件的保护电路，连接于一第一接合垫以及一第二接合垫之间，包含有一静电放电防护元件，连接于该第一接合垫以及该第二接合垫之间；以及一偏压产生器，当一工作电源提供该集成电路电源时，用以控制该静电防护元件呈现关闭状态；其中，当该工作电源没提供该集成电路时，该静电防护元件为开启状态，可以释放发生于该第一接合垫与该第二接合垫之间的—静电放电事件所产生的电流。
一种适用于静电放电防护的电压控制元件的保护系统，适用于一集成电路，该集成电路包含有复数个接合垫Pad1…padN，该防护系统包含有一静电放电汇流线(静电放电bus line)；复数个静电放电防护元件D1…DN，每一静电放电防护元件Dn连接于一相对应的Padn与该静电放电汇流线之间；以及一偏压产生器，当一工作电源供给该集成电路电源时，用以提供一预设电压，以关闭N1…DN；其中，当该工作电源不供给该集成电路电源时，D1…DN呈现保持导通状态，可以释放发生于一padx与一pady之间的一静电放电事件所产生的电流。
本发明相比现有技术具有如下优点根据上述的目的，本发明提出一种ESD防护元件，适用于一集成电路，耦合于一第一接合垫与一第二接合垫之间。当一工作电源供给该集成电路电源时，该防护元件呈现关闭状态。当该工作电源不供给该集成电路电源时，该防护元件呈现保持导通(always on)状态，可以释放发生于该第一接合垫与该第二接合垫之间的—ESD事件所产生的电流。
本发明另提出一种适用于一集成电路的ESD防护电路，连接于一第一接合垫以及一第二接合垫之间。该ESD防护电路包含有—ESD防护元件以及一偏压产生器。该ESD防护元件，连接于该第一接合垫以及该第二接合垫之间。当一工作电源提供该集成电路电源时，该偏压产生器用以控制该静电防护元件呈现关闭状态。相反的，当该集成电路并未被提供电源时，该静电防护元件为开启(always on)状态，可以释放发生于该第一接合垫与该第二接合垫之间的—ESD事件所产生的电流。
本发明另提出一种ESD防护系统，适用于一集成电路。该集成电路包含有复数个接合垫Pad1…padN以及复数个电源供应垫。该防护系统包含有—ESD汇流线(ESD bUS Line)、复数个ESD防护元件D1…DN以及一偏压产生器。每—ESD防护元件Dn连接于一相对应的Padn与该ESD汇流线之间。当一工作电源供给该集成电路电源时，该偏压产生器用以提供一预设电压，以关闭D1…DN。当该工作电源不供给该集成电路电源时，D1…DN呈现保持导通(alwaysconductive)状态，可以释放发生于一PadX与一pady之间的一ESD事件所产生的电流。
本发明中的ESD防护元件可以是P型或N型的空乏式(deLetion-mode)金氧半晶体管(Metal oxide semiconductor transistor，MOS)。
本发明的优点在于，ESD电流可以轻易的通过本发明的ESD防护元件而释放。在工作电源尚未接到集成电路时，ESD防护元件总是呈现开启或是导通的状态。因此，在没有工作电源的状态下，ESD电流可以轻易的通过本发明的ESD防护元件而释放。
为使本发明的上述目的、特征和优点能更明显易懂，下文特举一较佳实施例，并配合附图，作详细说明如下
图1A为一现有的ESD防护电路；图1B为图1A中的NMOS晶体管的电压电流曲线图；图2A以及图2B为两个现有具有较低触发电压的NMOS剖面示意图；图3为本发明的一ESD防护电路图；图4A到图4C为作为本发明的ESD防护元件的潜藏式通道NMOS以及一般NMOS的制程示意圆；图5B到图5C为运用本发明的初级(primary)ESD防护电路或次级(secondary)ESD防护电路。
图6A到图6C为本发明同时运用于I/O接合垫与VDD/VSS之间的ESD防护电路的三个实施例；图7为依据本发明，以空乏型PMOS实施一ESD防护电路图；以及图8为本发明提供的一ESD防护系统示意图。
符号说明10 输出入接合垫 12 内部电路14、32偏压产生器16 N+掺杂区18 P型基底19 本发明的ESD防护电路 20、22 崩溃触发层
24、42 空乏型NMOS 26 潜藏式通道28 光阻层 30 场氧化层40 ESD汇流线 60 一般的NMOS元件区域62 空乏型NMOS元件区域实施例图3为本发明的一ESD防护电路图。本发明的ESD防护电路19设于一集成电路中，包含有一空乏型的NMOS DN 24作为主要的ESD防护元件，以及一偏压产生器14。DN 24的漏极与源极分别耦合到I/O接合垫10与Vss。DN 24的栅极受偏压产生器14控制。
当一工作电源供应给集成电路时，偏压产生器14会产生一个低于Vss的电压，用来关闭DN 24。此时，I/O接合垫10上的电讯信号便可以进入内部电路12，进行正常的操作。
当工作电源没有供应给集成电路时，DN 24的栅极的偏压为0。由于空乏型NMOS的临界电压(threshold voltage)是低于0伏特。因此，DN 24总是呈现开启或是导通的状态。换句话说，当没有工作电源时，I/O接合垫10与Vss之间挂上了一个等效的电阻。任何在I/O接合垫与Vss之间的应力，都可以使此等效电阻产生导通电流。当然的，于ESD事件时，此等效电阻更可以有效的释放ESD电流，达到保护内部电路12的目的。
ND 24可以为表面型通道的MOS或是潜藏式通道的MOS对ESD防护而言，潜藏式通道的MOS相对的将会是比较好的选择，因为其具有比较宽大的电流导通路径，可以较有效的散发ESD事件时所产生的能量。
图4A到图4C为作为ESD防护元件的潜藏式通道NMOS以及一般NMOS的制程示意图。左半边为一般的NMOS元件60，右半边为本发明所使用的空乏型NMOS元件62。在一般的CMOS制程流程中，都有调整NMOS临界电压(Vt)的离子注入制程。因此，可以利用Vt注入时所使用的光阻层28a将ESD防护元件的区域62遮著，而对一般的NMOS元件的区域60进行离子注入，如图4A所示。制程中可以加入一道ESD离子注入制程以及相关的微影制程，利用光阻层28b将一般的NMOS区域60挡住，对ESD防护元件的区域62进行离子注入，如图4B所示。之后，在P基底的表面上形成栅结构以及LDD结构的源/漏极，使一般的NMOS以及作为ESD防护用的NMOS趋于完整，如图4C所示。ESD离子注入制程中的注入能量以及浓度可以调整ESD防护用的NMOS的临界电压以及其通道深度。只要适当的控制ESD离子注入制程，便可以同时形成空乏式NMOS以及潜藏式通道NMOS。如图4C所示，ESD防护用的NMOS的导电通道26住于表面之下，所以称为潜藏式通道NMOS；而一般的NMOS是表面式通道NMOS。
空乏型NMOS可以使用于初级(primary)ESD防护电路或是次级(secondary)ESD防护电路。如图5A到图5C所示。
图5A为本发明的空乏型NMOS使用于初级ESD防护电路的示意图。初级ESD防护电路必须直接耦合到一个接合垫，图5A中的DN1的漏极直接耦合到I/O接合垫10，而I/O接合垫10与内部电路12之间串有一电阻R。当集成电路没有接上工作电源时，D1为导通状态。Vss接地时，不论是在I/O接合垫10上为正或负的ESD脉冲，ESD电流可以通过导通的DN1加以释放。当集成电路接上工作电压时，偏压产生器14提供一低于Vss的负电压以关闭DN1。I/O接合垫10上的信号可以进入内部电路12。
图5B为将本发明运用于次级ESD防护电路的示意图。初级ESD防护电路是以一个栅极耦合到源极的加强式NMOS EN1所构成。电阻R连接在I/O接合垫10与作为次级ESD防护电路的空乏式NMOSDN2之间。DN2可以分担一些EN1于ESD事件时的电流，并具有极低的导通电压，因此可以更为有效地保护内部电路。
图5C为将本发明同时运用于初级与次级ESD防护电路的示意图。初级ESD防护电路使用了空乏式NMOS DN1，而次级ESD防护电路则使用了空乏式NMOS DN2。DN1与DN2的栅极均受偏压产生器14控制，确保工作电源提供集成电路电源时，DN1与DN2都是关阔状态。
除了提供I/O接合垫10到Vss之间的ESD防护外，相同的概念，本发明亦可同时提供I/O接合垫10到VDD与VSS之间的ESD防护。请参阅图6A到图6C，图6A到图6C为本发明运用于I/O接合垫到VDD与VSS之间的ESD防护电路的三个实施例。空乏式NMOSDNH连接于VDD与I/O接合垫10之间，其栅极受偏压产生器14的控制。没有工作电源时，可以释放I/O接合垫10到VDD之间的ESD电流。有工作电源时，DNH为关闭状态。
除了运用空乏式NMOS之外，本发明亦可以运用空乏式PMOS作为ESD防护元件，如图7所示。图7类似图3。空乏式PMOS DPL连接于I/O接合垫10与VSS之间，其栅极受偏压产生器32的控制。一样的，没有工作电源供电时，DPL呈现导通的状态，可以释放ESD电流。而有工作电源供电时，偏压产生器32提供一个高于工作电源的最高电压(一般为VDD)的电压，使DPL关闭。
相同的道理，图5以及图6中的空乏式NMOS均可以换成空乏式PMOS。只是偏压产生器，在有工作电源供电时，所提供的电压由低于VSS的电压，改成高于VDD的电压。
图8为本发明所提供的ESD防护系统示意图。集成电路包含有复数个接合垫，其中可能包含有输出入接合垫I/O1、I/O2…、VDD1、VDD2…、VSS1、VSS2…等等。ESD防护系统使用了一个ESD汇流线(bus line)40。复数个空乏型NMOS DN1-DNn分别连接在接合垫与ESD汇流线40之间。ESD汇流线一般是以一宽大的金属线，环绕整个集成电路晶片所构成，以方便连接到大部分的接合垫。
譬如说，当一ESD事件发生于接合垫I/O1以及I/O2之间时，ESD电流将会通过相连的DN1、DN2以及ESD汇流线而释放，以保护集成电路中的元件。当工作电源正常供电时，DN1-DNn的栅极都接受偏压产生器14所产生的负电压而呈现关闭的状态。因此，每个接合垫都可以正常的运作。
本发明虽以较佳实施例揭露如上，然其并非用以限定本发明，任何熟习此项技艺者，在不脱离本发明的精神和范围内，当可做少量的更动与润饰，因此本发明的保护范围当视后附的权利要求保护范围为准。
权利要求
1.一种适用于静电放电防护的电压控制元件，其特征是适用于一集成电路，耦合于一第一接合垫与一第二接合垫之间，当一工作电源供给该集成电路电源时，该防护元件呈现关闭状态，当该工作电源不供给该集成电路电源时，该防护元件呈现保持导通状态，可以释放发生于该第一接合垫与该第二接合垫之间的一静电放电事件所产生的电流。
2.如权利要求1所述的适用于静电放电防护的电压控制元件，其特征是其中，该防护元件是受控于一偏压产生器，于该工作电源供给该集成电路电源时，该偏压产生器提供一预设电压，以关闭该防护元件。
3.如权利要求1所述的适用于静电放电防护的电压控制元件，其特征是其中，该防护元件是为一空乏式金氧半晶体管。
4.如权利要求3所述的适用于静电放电防护的电压控制元件，其特征是其中，该空乏型金氧半晶体管是为—潜藏式通道元件。
5.如权利要求3所述的适用于静电放电防护的电压控制元件，其特征是其中，该空乏型金氧半晶体管是为一表面式通道元件。
6.如权利要求3所述的适用于静电放电防护的电压控制元件，其特征是其中，该空乏型金氧半晶体管是为一N型空乏式金氧半晶体管。
7.如权利要求3所述的适用于静电放电防护的电压控制元件，其特征是其中，该空乏型金氧半晶体管是为一P型空乏式金氧半晶体管。
8.一种适用于静电放电防护的电压控制元件的保护电路，其特征是连接于一第一接合垫以及一第二接合垫之间，包含有一静电放电防护元件，连接于该第一接合垫以及该第二接合垫之间；以及一偏压产生器，当一工作电源提供该集成电路电源时，用以控制该静电防护元件呈现关闭状态；其中，当该工作电源没提供该集成电路时，该静电防护元件为开启状态，可以释放发生于该第一接合垫与该第二接合垫之间的—静电放电事件所产生的电流。
9.如权利要求8项所述的适用于静电放电防护的电压控制元件的保护电路，其特征是其中，该静电放电防护电路是为一初级静电放电防护电路，直接连接于该第一接合垫与该第二接合垫之间。
10.如权利要求8项所述的适用于静电放电防护的电压控制元件的保护电路，其特征是其中，该静电放电防护电路是为一次级DSD防护电路通过一电阻，连接至该第一接合垫。
11.如权利要求8项所述的适用于静电放电防护的电压控制元件的保护电路，其特征是其中，该静电放电防护元件是为一空乏式金氧半晶体管。
12.如权利要求11项所述的适用于静电放电防护的电压控制元件的保护电路，其特征是其中，该空乏型金氧半晶体管是为一潜藏式通道元件。
13.如权利要求项11所述的适用于静电放电防护的电压控制元件的保护电路，其特征是其中，该空乏型金氧半晶体管是为一表面式通道元件。
14.如权利要求11项所述的适用于静电放电防护的电压控制元件的保护电路，其特征是其中，该空乏型金氧半晶体管是为一N型空乏式金氧半晶体管。
15.如权利要求14项所述的适用于静电放电防护的电压控制元件的保护电路，其特征是其中，于该工作电源供给该集成电路电源时，该偏压产生器提供一预设负电压予该N型空乏式金氧半晶体管的一栅极，以关闭该N型空乏式金氧半晶体管。
16.如权利要求11项所述的适用于静电放电防护的电压控制元件的保护电路，其特征是其中，该空乏型金氧半晶体管是为一P型空乏式MOS。
17.如权利要求16项所述的适用于静电放电防护的电压控制元件的保护电路，其特征是其中，于该工作电源供给该集成电路电源时，该偏压产生器提供一预设正电压予该P型空乏式金氧半晶体管的一栅极，以关闭该P型空乏式金氧半晶体管。
18.一种适用于静电放电防护的电压控制元件的保护系统，其特征是适用于一集成电路，该集成电路包含有复数个接合垫Pad1…padN，该防护系统包含有一静电放电汇流线(静电放电bus line)；复数个静电放电防护元件D1…DN，每一静电放电防护元件Dn连接于一相对应的Padn与该静电放电汇流线之间；以及一偏压产生器，当一工作电源供给该集成电路电源时，用以提供一预设电压，以关闭N1…DN；其中，当该工作电源不供给该集成电路电源时，D1…DN呈现保持导通状态，可以释放发生于一padx与一pady之间的一静电放电事件所产生的电流。
19.如权利要求18项所述的适用于静电放电防护的电压控制元件的保护系统，其特征是其中，Dn是为一空乏式金氧半晶体管。
20.如权利要求19项所述的适用于静电放电防护的电压控制元件的保护系统，其特征是其中，该空乏型金氧半晶体管是为一潜藏式通道元件。
21.如权利要求19项所述的适用于静电放电防护的电压控制元件的保护系统，其特征是其中，该空乏型金氧半晶体管是为一表面式通道元件。
22.如权利要求19项所述的适用于静电放电防护的电压控制元件的保护系统，其特征是其中，该空乏型金氧半晶体管是为一N型空乏式金氧半晶体管。
23.如权利要求19项所述的适用于静电放电防护的电压控制元件的保护系统，其特征是其中，该空乏型金氧半晶体管是为一P型空乏式金氧半晶体管。
24.如权利要求19项所述的适用于静电放电防护的电压控制元件的保护系统，其特征是其中，该预设电压是提供至防护元件D1…DN的控制栅，以关闭防护元件D1…DN。
25.如权利要求18项所述的适用于静电放电防护的电压控制元件的保护系统，其特征是其中，该静电放电汇流线是为一金属线。
26.如权利要求18项所述的适用于静电放电防护的电压控制元件的保护系统，其特征是其中Padx是为一电源接合垫。
27.如权利要求18项所述的适用于静电放电防护的电压控制元件的保护系统，其特征是其中Padx是为一输出入接合垫。
全文摘要
本发明提出一种ESD防护元件与其相关的电路,适用于一集成电路,耦合于一第一接合垫与一第二接合垫之间。当一工作电源供给该集成电路电源时,一偏压产生器提供一偏压电压,使该防护元件呈现关闭状态。当该工作电源不供给该集成电路电源时,该防护元件呈现保持导通(always on)状态,可以释放发生于该第一接合垫与该第二接合垫之间的一ESD事件所产生的电流。
文档编号H01L23/58GK1373513SQ0110935
公开日2002年10月9日 申请日期2001年2月28日 优先权日2001年2月28日
发明者林耿立, 柯明道 申请人:世界先进积体电路股份有限公司