专利名称：低电阻率栅极导体的半绝缘扩散势垒的制作方法
技术领域：
本发明所属领域本发明总体上涉及微电路的传输线。更具体说，本发明涉及金属氧化物半导体场效应晶体管(MOSFET)的低电阻栅极导体的扩散势垒，在这种晶体管中扩散势垒是由半绝缘材料形成的，这种材料能够防止在MOSFET和CMOS器件制造过程中所遇到的处理高温所导致的栅极导体的劣化。
已有技术如在本技术中周知的，场效应晶体管(FET)典型地包括一个在半导体基片上的栅极绝缘体，在其上形成一个多晶硅的栅极，在栅极上加一个电压以使电极下面的基片表面的电位反转，形成一个沟道，电子或空穴经过该沟道从晶体管的源极流向漏极。栅极结构还包括一个栅极导体，它在电气上连接到栅极，通过它可将栅极信号传送到栅极。除了要求具有低电阻值以尽可能减少栅极信号的延迟外，还要求MOSFET的栅极导体能够耐受高的处理温度，例如，为了激活半导体结需要超过1050℃。这种处理的总体制约要求在栅极导体材料的导电性和热稳定性之间相互协调。由钨或钛的硅化物(TiSix)形成的栅极导体具有低的电阻率，约为15到20微欧-厘米的量级，但不能耐受结的激活而不致由于对多晶硅栅极的相互扩散而引起劣化，从而导致电阻率的急剧上升及/或引起栅极的掺杂剂的耗尽。此外，TiSix在温度高于约900℃时会趋于烧结，而纯钨在温度高于约750℃时会和多晶硅起作用而形成硅化钨(WSix)，它会呈现在量级约为200微欧·厘米的高电阻率，因此会不希望地增加栅极传播延迟。即使这样，硅化钨跟金属钨及硅化钛相比还是更加热稳定的，因此，如果处理温度要超过钨和硅化钛的性能时，仍然要用硅化钨作为栅极导体的材料。
对于采用钨作栅极导体的栅极结构，防止其劣化的一个已知方法是在导体和多晶硅电极之间提供一个扩散势垒。为了避免栅极信号的过分延迟，通过扩散势垒泄漏的电流更多就更好。因此，一般的常识是使用导电材料，例如TiN·TaSiN或氮化钨(WNx)作为扩散势垒的材料。但是，像TiN和TaSiN这样的导电扩散势垒材料仅限于处理温度不超过约900℃的情况，为的是避免材料(TiN及WNx)的击穿或防止材料(TiN或TaSiN)加热氧化。因此，当前可供使用的导电扩散势垒材料不能够耐受足以激活半导体结的温度和耐受在制造MOSFET时所必需的其它高温处理，要不就是不能够耐氧化或者是不能和制造集成电路的过程相兼容以便成功地用作为栅极的扩散势垒。
根据以上所述，所需要的是这样一种栅极结构，它能够耐受900℃以上的处理温度，且最好是用于半导体结激活用的至少1050℃，而不会明显地增大栅传播延迟。
发明概述本发明提供用于半导体器件的尤其是MOSFET的栅极结构以便给像CMOS工艺这样的应用。本发明的这种栅极结构可以使用相对较低电阻率栅极导体，例如钨或硅化钛，然而在高于900℃的处理温度下仍保持热稳定。因此，这种栅极结构可以呈现出低的栅极传播延迟而同时仍能够耐受像激活半导体结这样的高温处理。
和传统的处理一样，本发明的栅极结构通常要求在半导体基片上做一个电气绝缘层，在其上形成一个栅极。这种栅结构还包括一个栅极导体，它在电气上经过扩散势垒而连接到电极上，这个势垒将栅极和栅导体分开以防止在它们之间的相互扩散。由于栅极的电压控制晶体管的速度，跨越扩散势垒的电压降必须保持在最小值以便在栅极电压的一次给定的摆动时晶体管能达到最大的开关速度。由于这个原因，过去只考虑了高导电性的材料才能作为栅极结构的扩散势垒的潜在可选用物。导电材料如金属和某些半金属、金属的硅化物、金属的氮化物、以及掺杂的半导体通常具有的电阻率约在10-6到10-2欧-厘米的范围内。另一方面，典型的绝缘材料具有的电阻率的范围约为106到1018欧-厘米之间。具有电阻率在10-2和106欧-厘米之间的材料(即在“好的”导电材料和“好的”绝缘材料之间)可以或者看成是不完善的绝缘体或者看成是不良导体，这取决于它的电阻率更接近于绝缘体的还是导电材料的电阻率。
和传统的常识相反，本发明的扩散势垒是一层极薄的具有半绝缘性质的材料，这是由扩散势垒具有能让泄漏电流(以在规定电压下每单位面积的安培数来表示的)流过扩散势垒的能力来定义的。按照本发明，如果扩散势垒在栅极导体和电极之间提供足够的电容耦合，及/或允许从栅极导体到电极有足够的泄漏电流的话，则晶体管的速度将不会受到明显的影响。例如，通过扩散势垒的足够的泄漏电流在跨越势垒的偏置值为1伏时应是在约10-8到1A/μm2的范围内。泄漏电流和由于电容耦合引起的栅极电极的充电程度这两者都随着扩散势垒的厚度的减小而增加。
一般说来，泄漏电流不可能是跨越扩散势垒的电压的线性函数，这是因为势垒电阻和电阻率会取决于电压。不过，对半绝缘体材料在特定电压下的电阻、电阻率、和漏电流的比较表明，极薄(例如约0.5到约10纳米)的半绝缘(体电阻率在10-2到106欧-厘米之间)的扩散势垒在1伏偏置电压时具有的泄漏电流在上述希望的10-8到1A/μm2的范围之内。与此对比，根据典型的接触电阻(单位接触面积的电阻)为小于10-8欧-厘米，常规的导电扩散势垒在1伏偏置时所具有的泄漏电流为大于1A/μm2。即使对极薄(例如约0.5到约10纳米)的导电扩散势垒情况也相同。因此，本发明的半绝缘扩散势垒因具有低的泄漏电流而也能和常规的导电型扩散势垒相区别。
本发明的扩散势垒的半绝缘品质可以利用若干技术之一或它们的组合来达到。在一种方法中，由块状绝缘体形成的扩散势垒的厚度被优化以允许流过足够的隧道电流而同时防止在高温处理时栅极导体和电极材料的扩散和相互混合。在另一方法中，势垒材料是由一种绝缘材料形成的，该材料含有大量的结构的和化学的缺陷及/或掺杂剂，它们会增加漏电流但并不改变势垒的禁止扩散的性质。
根据以上所述，可以知道，本发明确定了这一情况对于MOSFET栅极的有效扩散势垒可以由不同于现有技术中典型地使用的高导电材料的其它材料来形成。实际上，扩散势垒可以由极其不良导体(半绝缘)材料所形成而对晶体管的速度只有极小的影响。因此，本发明与已有技术的不同之处部分地建立于扩散势垒的电阻率的基础之上，它允许使用这样一类材料，其中尤其是包括薄的隧道绝缘体(也可称为量子导电材料)。作为本发明的可以更广泛地选择能够用于栅极扩散势垒材料的结果，尤其是半绝缘材料能够在温度达900℃以上时阻止扩散的结果，本发明还允许使用由低电阻率但热不稳定的材料如钨或TiSix来做栅极导体，而要不然的话这些材料如果暴露在超过了现有技术的导电扩散势垒的能力的处理温度下时将易于发生和多晶硅栅极在高温下相互扩散。因此，用于栅极导体的选择可以根据使栅极传播延迟为最小这一点来选择，从而可以改进器件的总体性能而不必考虑相互扩散及其后果，例如栅极结构的劣化、导体电阻率的增加、以及栅极上掺杂剂的耗尽。
本发明的其它目标和优点将从下面详尽的说明而更加清楚。
附图简述
图1表示按照本发明的具有连续半绝缘扩散势垒层的栅极结构。
图2是表示在加上1伏的阶跃电压时具有不同电流泄漏的栅极结构的瞬态响应的曲线。
图3是栅极传播延迟对通过不同厚度的半绝缘扩散势垒层的电流泄漏间的关系曲线。
图4是本发明的半绝缘扩散势垒层电流泄漏所具有的对栅极传播延迟的影响的曲线。
本发明的详细描述图1表示按照本发明的栅极结构10的一个实施例。按照常规，栅极结构10是在硅或其它合适的半导体材料的半导体基片12上构成的。示出的基片12的那一部分通常是作为MOSFET的源和漏极的一对掺杂岛(未示出)之间的沟道那部分。和常规的一样，栅极结构包括一个栅极绝缘体14，一般是一薄层二氧化硅。栅绝缘体14将多晶硅栅极16和基片12相互绝缘。栅极结构10的最后一个部件是栅极导体18，它和栅极16有电接触以便在栅极16上施加一个正或负电荷，由它产生一个所需的电场以便允许或截断在MOSFET的源和漏极间流过的电流。为形成图1的栅极结构10所需要的各处理步骤是在熟悉本项技术的人员的知识范围以内的，因此不再详细讨论。
按照本发明，栅极结构10在栅极16和导体20之间还包括一个半绝缘扩散势垒20。势垒20的功能是给电极16和导体18之间的相互扩散提供一个物理的阻挡层而同时提供足够的电流泄漏及/或它们之间的电容耦合以便给电极16充电。本发明的一个特点是势垒20允许使用高度导电但却又是热不稳定的材料作为导体18，包括钨、硅化钛、钴和硅化钴。势垒20与已有技术的导电型扩散势垒的区别在于它的整体性质是电绝缘体的性质而不是导电体的性质，这就允许使用这样一类材料，其中包括薄的隧道绝缘体(量子导电材料)。按照本发明，现有的对扩散势垒20的电阻率的限制可以放宽(即可以允许较高的电阻率)，部分是因为为了对栅极16充电只需要较少量的电荷，以及在所需的开关/充电时间期间只需要较小的电流泄漏来提供这一电荷。另一个允许使用具有较高电阻率的扩散势垒材料的因素在于，由于它的整体的绝缘性质，本发明的半绝缘的扩散势垒20提供了在栅极16和导体18之间的的电容耦合。电容耦合所引起的栅极的充电程度取决于栅绝缘体电容对扩散势垒电容之比。相对于栅极电容的势垒电容越大，则电容耦合的程度就越高。由于电容和绝缘体的厚度成反比，所以扩散势垒20越薄，电容耦合的程度就越高。在本发明的半绝缘扩散势垒20中，电容耦合和泄漏两者都对栅极16的充电起作用。实际上，如果势垒20的厚度减小，那么两者的作用都是正面的(从速度观点来看)。
由于通过本发明对扩散势垒20所用的材料的电阻率要求可以放松，因此允许考虑并使用新的候选材料作为扩散势垒20。特别适合于作势垒20的材料包括二氧硅(SiO2)、氮化硅(SiNx)和氮氧化硅(SiNxOy)。这些材料的任何一种都被认为是良好的绝缘体(例如电阻率大于108欧-厘米)，这只是指考虑它的大块的电性质的情况。但是，在极薄的薄膜情况下(小于25埃)，这些材料(尤其是氮化物)由于隧道效应而有明显的泄漏，这是因为扩散势垒20是一种量子导电薄膜，它的导电性取决于它的膜厚。作为一种量子导电薄膜，本发明的势垒20随着它的厚度减小而变得更加导电，允许在1伏的偏置下通过它的电流泄漏高达约1A/μm2。在厚度大于约25埃时，发生的隧道效应可以忽略，因此这些材料基本上是绝缘的，不过即使薄膜厚度高达100埃时，如果薄膜材料中存在足够多的缺陷，则仍可达到相当多的电流泄漏。根据同一理由，通过引入缺陷(损伤)及/或掺杂，穿越由半绝缘材料所形成的扩散势垒20的泄漏电流在给定的薄膜厚度下仍可增加。这种方法之一是用掺杂剂(例如砷(As)、磷(P)或一种金属)的离子注入法在仔细选择能量和通量的条件下对扩散势垒进行掺杂。注入也可以用来建立缺陷(损伤)，它能使势垒20更易于通过电流。
根据以上所述，可以理解，扩散势垒20必须满足两个要求在栅极16和导电体18之间起良好的阻挡扩散的作用，以及允许对栅极16作快速充电。如上面所讨论的，对栅极16的充电在本发明的半绝缘势垒20的情况下可以同时利用通过势垒20泄漏电流和栅极16与导体18之间的电容耦合来实现。如果太厚，那么泄漏电流就太小而势垒层20将用作为一个小容量但是高质量的电容器，这将导致器件性能的巨大下降。另一方面，如果是高度导电的(过多的漏电)，那么势垒层20(栅导体18也同样)将变得容易在高温下，例如超过900℃，受到热劣化，这和现有技术的导电扩散势垒的情况类似。栅极导体16和导体18之间的电容耦合并不要求任何通过势垒20的泄漏，但是不能将栅极16充电到门导体18的全电压。相反，电容耦合很快将栅极16充电到比门导体18电压更低的电压。这个电压是由栅极绝缘14对扩散势垒20的两个电容量之比所确定的。如果V1是跨越势垒20的电压降，V2是跨越栅极绝缘14的电压降，且V是栅导体电压(这使得V＝V1+V2)，那么V2＝V*Cb/(Cin+Cb)，这里Cb是势垒20的电容量而Cin是栅绝缘体14的电容量。如果在栅导体18和栅极16之间只有电容耦合(没有泄漏电流)，那么V2是栅极16的电位。
根据上面所述，电容耦合和通过势垒20的漏电将影响栅极的传播延迟，因而就影响器件的性能。同时也影响栅极传播延迟的是几何形状的效应，这可归因于连到导体18的导电线的电容和电阻的分布性质。为了了解这些影响的每一种影响的效果，开发了一个简单的分布模型并用SPICE仿真进行计算以确定栅极的充电时间，其中势垒的厚度，因此也就是电流泄漏和电容耦合，是可变的参数。对于这一分析，钨(薄层电阻为6欧/平方)被选作为栅极导体使用的低电阻材料，而氮化硅则被选作为在栅极导体和电极之间的连续半绝缘扩散势垒的材料。导体的线宽和长度分别为0.2和100微米。所计算的扩散势垒的厚度为5、6、7、10和20埃，其泄漏电流的范围从约10-7到10-2A/μm2。多晶硅(薄层电阻为约150欧/平方)被选择为栅极的材料。栅极绝缘体是二氧化硅，其厚度约为55埃。
图2是半绝缘扩散势垒的三种瞬态响应的示意图，势垒的厚度(“TB”)约为7埃，泄漏电流(“JB”)为10-2、10-4或10-6A/μm2，这是通过控制薄膜中的缺陷分布(即缺陷的大小和密度)而得到的不同泄漏水平的结果。使用的阶跃电压是1伏以产生瞬态响应，这产生了绘于图2中的数据。图3中所表示的数据是从图2中所示的曲线图相类似的图中提取的，但是有5种半绝缘扩散势垒的厚度，它们是5、6、7、10和20埃。图3表示按所加电压的95％规定的栅极电压的上升时间，它证明了对于厚度为约5埃及更小时，在泄漏电流很宽的范围内(从10-7到10-2A/μm2)栅极延迟只有很小的变化，相反，对于厚度超过约5埃时，在泄漏电流小于10-4A/μm2时栅极延迟会发生明显的变化。因此，图3证明了在5势垒的情况下，在只有电容耦合时就能达到95％的电压摆动，而在比较厚的半绝缘势垒的情况下就同时需要电容耦合和泄漏电流来达到差不多的电压摆动。因此，栅极传播延迟在5势垒的整个漏电范围内是并不明显地取决于势垒的泄漏电流的，而在6(或更厚)的势垒的情况下，如果出现了小于10-4A/μm2的泄漏电流，则延迟会明显增加。一般说来，图3表明了对于显著地小于6(即5或更薄)的薄膜，栅极传播延迟主要取决于电容耦合，而薄膜的漏电则并不特别重要。
图3所使用的上升时间的定义是任意选定的，只用于研究的目的。在实践中，上升(或延迟)时间所规定的电压水平将由特定的电路设计所规定，并且随不同电路而变。图2清楚地表明，如果延迟(上升)时间定义为90％的施加电压，那么在不同的势垒泄漏电流下期望的延迟之间的差别将会比图3所示的要小得多。因此，图3中的折拐点将从约10-4A/μm2移向一个低得多的值。
图4验证了栅极叠合组的电阻和电容的分布性质所引起的几何形状的影响，这个栅极叠合组包括了本发明的半绝缘扩散势垒。在较低的势垒泄漏电流时，延迟只是由势垒的漏电所确定的。但是在较高的势垒泄漏电流时，延迟还取决于连线长度。根据图4可得出结论增大的势垒泄漏(即至少10-5A/μm2)对于连线长度小于约100微米时在减少传播延迟方面是有用的。
根据上面所述，可以理解，用来让流过本发明的半绝缘扩散势垒20的泄漏电流达到适当高的数值的一种技术是限制势垒20的厚度、其适宜的厚度可认为是小于25，这样可使量子机械隧道现象产生较多的泄漏电流。消除隧道电流的确切厚度将取决于势垒的材料。例如，为了达到同样密度的隧道电流，氮化硅势垒20将要比氧化硅势垒20做得更厚。隧道电流和诸如带隙调整和有效质量等这些材料性质之间的关系在本技术中是众所周知的。
用来增加流过本发明的本来是绝缘的势垒20的电流泄漏的另一种技术是在势垒20中引入缺陷及/或掺杂剂。缺陷和掺杂剂两者都能够通过为载流子减少隧道势垒而提升隧道效应，也都能够提高所谓的跳跃传导，这是因为载流子会从缺陷跳到缺陷或从掺杂剂跳到掺杂剂。在绝缘势垒20中导入掺杂剂的一种方法是在形成势垒20时提供一个掺杂剂源。如果势垒20是由汽相沉积形成的，那么掺杂剂源一般将在沉积期间以源气体的形式提供。如果势垒20是由对固体薄膜进行反应而生成，那么将会使用靠近反应区的掺杂剂的固态源(通常是作为至少一种进行反应的薄膜的一部分)。掺杂剂还能够使用离子注入在栅极叠合组沉积之后导入到势垒20之内，在离子注入时离子能量要这样调节以使离子能穿透门导体18而停留在或围绕扩散势垒20中。已知大多数金属是增加在绝缘膜中的泄漏的，因此可以用来作为掺杂剂。大的掺杂剂原子也能够产生结构上的损伤，因此可以增加泄漏。例如，砷和磷是相当大的原子，它们被广泛用作硅的掺杂剂。由于它们的大小和硅处理的兼容性，砷和磷被认为是绝缘体掺杂的特别合适的候选材料。
本发明已验证了半绝缘材料(电阻率约为10-2欧-厘米)在用作场效应晶体管栅极结构的扩散势垒的能力，这和传统的常识即为了避免栅极传播延迟的明显增加(也就是栅极的光电速率的减少)栅极扩散势垒必须用导电材料(电阻率约为10-6到10-2欧-厘米)来生成是相反的。但是，为了不致于明显地使充电速度和栅极的电压摆动变坏，半绝缘势垒必须满足几点要求。栅极的电压摆动若小于所加的阶跃电压的75％将被认为是不切实际的，因为栅极电压减少了25％将明显地降低MOS晶体管的驱动电流。SPICE仿真已表明，虽然导线的电容和电阻是分布性质的，但在栅极导体和栅极之间在势垒泄漏电流的整个范围内存在着电容耦合。这个仿真还表明，如前面指出的，起因于电容耦合的对栅极电压的作用可以大体上用势垒和门绝缘的每单位面积的电容量之比来估算。因此，对栅极的电压要高于75％的要求可以用势垒和栅极绝缘体的厚度和介电常数来表示为tdb＜tiεdb/3εi这里tdb是以埃表示的扩散势垒20的厚度，ti是以埃表示的栅极绝缘体14的厚度，εdb是扩散势垒20的介电常数，而εi则是绝缘体14的介电常数。
如果希望在栅极上达到所加电压的95％的摆动，则上面的方程式可以重写以达到更高的电容比，因而要有更高介电常数的更薄的势垒。例如，图3的厚度为5埃的扩散势垒满足这样的准则，而厚度为6埃的势垒则不满足。重要的是，本发明的扩散势垒不能做到任意的薄。虽然理论上的厚度限制将是一个单原子层的厚度(约为3到5埃)，但更为实际的限度是约6到20个埃。在每一具体情况下的实际限度将通过对薄的势垒20能够耐受具体的热量估算的能力来确定，为的是要防止栅极导体和栅极绝缘体的不希望有的扩散和相互混合。由于势垒20的介电常数是不能任意增加的，所以可能会有这样的情况，即在栅极绝缘体14给定的厚度和介电常数下对势垒厚度的要求得不到满足。在这种情况下，为了在栅极16上达到所需的电压摆动，就必须同时依赖泄漏电流和电容耦合。此外，泄漏电流必须相对较高以避免由于在低泄漏电流下栅极充电的低速率而引入大的延迟。例如，图3表明，如果泄漏电流能大于10-4A/μm2，则不论势垒的厚度如何，95％的上升时间将不会受到明显影响。即使势垒20对于某一特定的泄漏可以做到任意厚度，仍然会有一些对于最大厚度的实际限制。例如，厚度大于50埃的扩散势垒20会对门叠合组的整体高度起到明显的作用。比较厚的栅极叠合组通常是不希望的因为它增加了栅极布线的高宽比。
虽然我们的发明是用优选实施例来说明的，但很明显，熟悉本技术的人可以采用其它形式。因此，本发明的范围仅仅由下列来限定。
权利要求
1.一种在半导体基片上形成的半导体器件，该半导体器件包括在基片上的电绝缘层；在电绝缘层上的栅极；在电极上的半绝缘扩散势垒层，该半绝缘扩散势垒层具有高于10-2欧-厘米的电阻率；和与扩散势垒层接触的导体，以使其与电极有电接触，这使得在给导体加上一个电压时在电极上感生栅极电荷；其中的扩散势垒层具有足够的厚度以有效地阻止导体和电极间的扩散和相互混合。
2.按照权利要求1的半导体器件，其中的扩散势垒层具有以埃为单位的厚度，它小于tiεdb/3εi这里ti是单位为埃的绝缘层厚度，εdb是扩散势垒层的介电常数，而εi是绝缘层的介电常数。
3.按照权利要求1的半导体器件，其中的扩散势垒层在受到1伏的偏置时具有小于1A/μm2的电流泄漏。
4.按照权利要求1的半导体器件，其中的扩散势垒层在受到1伏的偏置时具有10-8到1A/μm2的电流泄漏。
5.按照权利要求1的半导体器件，其中的扩散势垒层是一种量子导电材料且其厚度为小于25埃。
6.按照权利要求1的半导体器件，其中的扩散势垒层是由一组包括氧化硅、氮化硅和氮氧化硅中所选择的材料形成的。
7.按照权利要求6的半导体器件，其中扩散势垒层的厚度为小于25埃。
8.按照权利要求1的半导体器件，其中的扩散势垒层用一组包括砷、磷和金属中所选择的一种或多种掺杂剂来掺杂。
9.按照权利要求1的半导体器件，其中的扩散势垒层的厚度足够的薄以便引起通过导体和电极之间的电容耦合向电极充电。
10.按照权利要求9的半导体器件，其中的扩散势垒层的厚度为约5埃或更小。
11.按照权利要求9的半导体器件，其中的电容耦合基本上引起所有栅极充电。
12.按照权利要求1的半导体器件，其中的栅极的充电至少要达到加在导体上的电压的75％。
13.按照权利要求1的半导体器件，其中的扩散势垒层的厚度足以在温度高于900℃时有效地阻止在导体和电极之间的扩散和相互混合。
14.按照权利要求1的半导体器件，其中的导体是从一组包括钨、硅化钛、钴和硅化钴中选择的材料。
15.按照权利要求1的半导体器件，其中的半导体器件是在硅基片中形成的MOSFET，电绝缘层是MOSFET的栅极氧化物层，电极是MOSFET的栅极，而导体是MOSFET的栅极导体。
16.一种在半导体基片上形成的MOSFET，该MOSFET具有栅极结构，该结构包括在基片上的栅极氧化物层；在栅极氧化物层上的多晶硅栅极以限定该MOSFET的沟道；在硅电极上的半绝缘扩散势垒层，该扩散势垒层具有小于25埃的厚度，超过10-2欧-厘米的电阻率，以及在受到1伏偏置时小于1A/μm2的电流泄漏；以及与该半绝缘扩散势垒层接触的栅极导体以便在电气上接触该栅极，这使得通过在栅极导体上施加一个电压而在栅极上感应栅极电荷，栅极电荷至少为加在导体上的电压的75％；其中扩散势垒层的厚度和电流泄漏是这样的，即扩散势垒层能在温度超过900℃时有效地阻止在栅极导体和栅极之间的扩散和相互混合。
17.按照权利要求16的MOSFET，其中的扩散势垒层的以埃为单位的厚度小于tiεdb/3εi这里ti是单位为埃的绝缘层的厚度，εdb是扩散势垒层的介电常数，而εi是绝缘层的介电常数。
18.按照权利要求16的MOSFET，其中扩散势垒层的电流泄漏在受到1伏的偏置时为小于10-2A/μm2。
19.按照权利要求16的MOSFET，其中扩散势垒层的电流泄漏在受到1伏的偏置时为小于10-4A/μm2。
20.按照权利要求16的MOSFET，其中的扩散势垒层是一种量子导电材料。
21.按照权利要求16的MOSFET，其中的扩散势垒层是从一组包括氧化硅、氮化硅和氮氧化硅中所选择的材料形成的。
22.按照权利要求16的MOSFET，其中的扩散势垒层用从一组包括砷、磷和金属中选择的一种或多种掺杂剂掺杂。
23.按照权利要求16的MOSFET，其中的扩散势垒层足够的薄以引起由栅极导体和栅极之间的电容耦合而使栅极充电。
24.按照权利要求23的MOSFET，其中的电容耦合基本上引起全部栅极充电。
25.按照权利要求24的MOSFET，其中扩散势垒层的厚度约为5埃或更小。
26.一种在半导体基片上形成半导体器件的方法，该方法包括下列各步在基片上形成一层电绝缘层；在电绝缘层上形成栅极；在电极上形成半绝缘的扩散势垒层，该半绝缘的扩散势垒层具有超过10-2欧-厘米的电阻率；在扩散势垒层上形成一个导体以便电接触该电极；然后对导体施加一个电压以便在电极上感应栅极电荷；其中的扩散势垒层具有足够的厚度以有效地阻止导体和电极间的扩散和相互混合。
27.按照权利要求26的方法，其中的扩散势垒层在形成时所具有的厚度以埃为单位要小于tiεdb/3εi这里ti是以埃为单位的绝缘层厚度，εdb是扩散势垒层的介电常数，而εi是绝缘层的介电常数。
28.按照权利要求26的方法，其中的扩散势垒层在受到1伏的偏置时所具有的电流泄漏为小于1A/μm2。
29.按照权利要求26的方法，其中的扩散势垒层在受到1伏的偏置时所具有的泄漏电流为10-8到1A/μm2。
30.按照权利要求26的方法，其中的扩散势垒层是一种量子导电材料，且其厚度为小于25埃。
31.按照权利要求26的方法，其中的扩散势垒层是用从一组包括氧化硅、氮化硅和氮氧化硅中选择的材料形成的。
32.按照权利要求31的方法，其中的扩散势垒层的厚度为小于25埃。
33.按照权利要求26的方法，还包括用从一组包括砷、磷和金属中选择的一种或多种掺杂剂对扩散势垒层进行掺杂的步骤。
34.按照权利要求26的方法，其中的扩散势垒层足够的薄以引起通过导电和电极之间的电容耦合而对电极进行充电。
35.按照权利要求34的方法，其中的扩散势垒层的厚度是5埃或更小。
36.按照权利要求34的方法，其中的电容耦合基本上引起所有栅极充电。
37.按照权利要求26的方法，其中栅极的充电至少要达到加在导体上的电压的75％。
38.按照权利要求26的方法，其中的扩散势垒层的厚度足够在高于900的温度下有效地阻止在导体和电极之间的扩散和相互混合。
39.按照权利要求26的方法，其中的导体是用由一组包括钨、硅化钛、钴和硅化钴中选择的材料形成的。
40.按照权利要求26的方法，其中的半导体器件是在硅基片上形成的MOSFET，电绝缘层是MOSFET的栅极氧化物层，电极是MOSFET的栅极，而导体是MOSFET的栅极导体。
全文摘要
半导体器件,尤其是CMOS工艺这类应用中的MOSFET的一种栅极结构。栅极结构需要在半导体基片上的一个电绝缘层,在其上形成一个多晶硅栅极。该栅极结构还包括栅极导体,它通过具有半绝缘性质的扩散势垒层在电气上和栅极相连接。扩散势垒层的组分和厚度调节到能有效地阻止栅导体和多晶硅栅极之间的扩散和交互混合,但却提供足够的电容耦合及/或电流泄漏以便不明显地增加栅极结构的栅极传播延迟。
文档编号H01L29/43GK1339827SQ0112172
公开日2002年3月13日 申请日期2001年7月4日 优先权日2000年7月7日
发明者L·A·克莱文杰, J·A·曼德曼, R·杰米, O·格鲁斯辰科夫, I·麦斯塔, 黄洸汉, J·E·法特梅尔 申请人:国际商业机器公司