专利名称：用于铜/低介电常数材料后段制程的接合垫结构的制作方法
技术领域：
本发明是关于一种半导体元件中的接合垫结构(Bonding Pad Structure)，特别是一种有关于半导体元件中用于铜/低介电常数材料后段(Back End of theLine)制程的接合垫结构。
(2)背景技术半导体工业界常将制作完成的集成电路芯片封装并安装在印刷电路板上成为整个较大电路的一部份。为了要使封装导线与集成电路芯片上的接合垫(BondingPad)连接，必须形成金属导线接合集成电路芯片上的接合垫与封装导线架(LeadFrame)的导线，或是以一焊接球(Solder Ball)接合一陶瓷或高分子的载台上的导线。
在传统技术中，铝与铝合金是被用作为芯片接合金属材料。但近年来因铜与铜合金能提供较佳的芯片性能与可靠度，铜与铜合金已被用于取代铝与铝合金作为芯片接合金属材料。尽管如此，以铜与铜合金作为芯片接合金属材料的芯片封装技术仍然出现一些技术上的问题，尤其是有关于铜与用于焊接球封装中的材料反应以及铜易受环境侵袭的问题。
图1A显示一尚未与封装架构连接而已制作完成的传统集成电路结构。图1A中所示的传统集成电路结构包括一半导体晶片10，此半导体晶片10包括至少一铜接合区(Wiring Region)12嵌入半导体晶片10的表面。半导体晶片10实际上包括数个集成电路元件在内，但为了简化起见，这些数个集成电路元件并未图示。图1A中所示的传统集成电路结构还包括一保护层(Passivation Layer)14，此保护层14形成于半导体晶片10的表面上并具有一开口(Opening)。在此开口上有一阻障层16。保护层18亦具有一开口并位于保护层14上。
图1A中所示的传统集成电路结构是以下列步骤制作提供一平坦化内含铜接合区的集成电路晶片；以反应性离子蚀刻法蚀刻保护层以形成开口以暴露出铜接合区；提供一阻障层于开口上；形成一保护层于阻障层上；接着蚀刻此保护层以暴露出铜接合区。
现今在应用上，保护层14的开口大小约为90微米。上述的应用于铜后段制程的制程技术是发展自之前将接合导线通过开口直接连接铜接合区的后段制程技术。但此制程技术仍有许多问题。
首先，因铜不像铝一般会形成自我保护氧化层，因此当铜曝露在大气环境下时会有数千埃厚的铜受到侵蚀而降低集成电路元件的可靠度。其次，对于焊接球封装而言，所用的锡铅材料可能与底下的铜层反应。所生成的铜锡合金会增加电阻率并降低电路连接的可靠度。
为了要解决上述的问题，业界是以一铝层覆盖铜接合垫，接着再形成如图1B与图1C所示的铝接合垫。尽管如此，上述经改进过的接合垫结构仍然有许多会导致可靠度降低的问题。首先，上述的铝层容易剥离(Peeling)且其下的铜接合垫接着就暴露出来。其次，如图1B与图1C所示，由于铝层120是以共形生成(Conformal Growth)以及大小高达90微米的开口(Opening)，以传统物理气相沉积形成的铝层120在有角度的之处容易形成鸟嘴(Bird’Beak)，而在此处极容易裂开(Crack)。此外，铝层120与铜接合垫114很容易成为合金且铜原子可能扩散出来。更重要的是，对于铜/低介电常数材料后段制程而言，由于低介电常数材料通常很软且其附着力很弱，在进行封装接合时所施加的力很容易传递至下方的接合垫结构，并引起严重的损坏。如图1B所示，于焊接球封装制程中或球剪力接合测试(Ball-Shear Bonding Test)中，接合垫结构于导体柱塞层(ViaLayer)106与112处裂开，并在铜层114/导体柱塞层112、铜层110/导体柱塞层112及铜层110/导体柱塞层106介面处剥离。导体柱塞层106与112包括数个导体柱塞与低介电常数介电层，这些导体柱塞连接铜层102、108与114。在图1B中同时显示一底材100、低介电常数介电层104、110与116、一保护层118与一铝层120。相同的接合垫结构亦显示于图1C中，其中于导线接合(Wire-Bonding)封装制程中或导线拉力(Wire-Pull)测试中，铜层/低介电常数介电层介面有剥离现象发生。图1D为图1B与图1C中所示的接合垫结构的俯视图，显示铝层120于封装过程中可能裂开的锐角。特别是，如图1B与图1C中所示，由于铝层120是以共形生成的方式如溅镀(Sputtering)形成且大小高达90微米的开口(Opening)，裂痕很容易出现在如图1B与图1C中所示的「鸟嘴」处。当铝层120在锐角处裂开，铝层120与铜层114可能形成合金而铜原子可能扩散出来。上述令人困扰的问题均会大大降低封装的可靠性与品质。
有鉴于上述有关于传统接合垫结构的种种问题，因此非常有必要提出一种能解决上述的问题的接合垫结构，使得改进的接合垫结构能通过各种的封装技术与测试方法的考验，而本发明的接合垫结构正符合这样的需求。
(3)发明内容本发明的一目的为提供一种用于铜/低介电常数材料后段(Back End of theLine)制程的接合垫结构，此接合垫结构可防止在封装制程或测试中铜接合垫曝露当位于其上的铝层剥离时。
本发明的另一目的为提供一种用于铜/低介电常数材料后段(Back End ofthe Line)制程的接合垫结构，此接合垫结构可防止接合力直接传递至下方的接合垫结构而引起严重的损坏。
本发明的又一目的为提供一种用于铜/低介电常数材料后段(Back End ofthe Line)制程的接合垫结构，此接合垫结构可防止导体柱塞层裂开与铜层/低介电常数介电层介面剥离的问题。
为实现上述的目的，本发明提出一种接合垫结构，此接合垫结构至少包括一底材，该底材上具有一第一介电层；一导体层嵌入该第一介电层；一第二介电层，该介电层覆盖该第一介电层与该导体层；数个介层柱塞嵌入该第二介电层；一导体接合垫，该导体接合垫位于该第二介电层上并以该数个介层柱塞连接该导体层；及一保护层覆盖该导体接合垫与该第二介电层，该保护层至少包括一开口并暴露出该导体接合垫的一部份。
在本发明的另一实施例中，本发明提出一种接合垫结构，此接合垫结构至少包括一底材；一第一低介电常数介电层于该底材上，该第一低介电常数介电层内具有数个导体柱塞；一第二低介电常数介电层于该第一低介电常数介电层上；一导体层嵌入该第二低介电常数介电层并连接该数个导体柱塞；一二氧化硅层，该二氧化硅层覆盖该第二低介电常数介电层与该导体层；数个介层柱塞嵌入该二氧化硅层；一导体接合垫，该导体接合垫位于该二氧化硅层上并以该数个介层柱塞连接该导体层；及一二氧化硅/氮化硅层覆盖该导体接合垫与该二氧化硅层，该二氧化硅/氮化硅层至少包括一圆形开口，该开口并暴露出该导体接合垫的一部份。
为进一步说明本发明的目的、结构特点和效果，以下将结合附图对本发明进行详细的描述。
(4)
图1A是显示一传统接合垫结构的剖面图；图1B是显示另一传统接合垫结构的剖面图，其中有剥离与裂开的现象；图1C显示图1B中的传统接合垫结构的剖面图，其中有剥离的现象；图1D是显示图1B与图1C中的传统接合垫结构的俯视图；图2A显示一介电层形成于接合垫结构上；图2B显示以一沟填制程形成一导体层于图2A中的接合垫结构上的结果；图2C是显示本发明的接合垫结构的剖面图；及图2D是显示图2C中的接合垫结构的俯视图。
(5)具体实施方式
在此必须说明的是以下描述的制程步骤及结构并不包括完整的制程。本发明可以藉助各种集成电路制程技术来实施，在此仅提及了解本发明所需的制程技术。
以下将根据本发明所附图示进行详细的说明，请注意图示均为简单的形式且未依照比例描绘，而尺寸均被夸大以利于了解本发明。
参考图2A所示，图中显示一接合垫结构，此接合垫结构上有一介电层226。此接合垫结构至少包括一底材200、导体层202、208与214，导体柱塞207a-207e与213a-213e，介电层204、206、210、212与216，与一介电层226。底材200至少包括一半导体晶片，此半导体晶片至少包括数个集成电路元件区于其内，这些元件区并未图示出。而此半导体晶片又至少包括一硅晶片，但不限于硅晶片。此半导体晶片亦可包括介电材料如二氧化硅与类钻石的碳，也包括锗、砷化镓与砷化铟。导体层202、208与214至少包括铜与铜合金，但不限于铜与铜合金。导体层202、208与214亦可为铝与铝合金。而形成导体层202、208与214可包括一双镶嵌(Dual Damascene)制程，但不限于双镶嵌制程。形成导体层202、208与214的方法至少包括物理气相沉积、化学气相沉积、电化学沉积(Electro-Chemical Deposition)与化学机械研磨。导体层202、208与214的厚度为约2500埃至约8000埃之间。导体柱塞207a-207e与213a-213e至少包括铜与铜合金柱塞，但不限于铜与铜合金柱塞。其他导体材料例如铝及铝合金与钨亦可使用。导体柱塞207a-207e与213a-213e可以传统的方法形成，例如干蚀刻、湿式蚀刻、物理气相沉积、化学气相沉积与双镶嵌制程。介电层204、206、210、212与216至少包括低介电常数介电层如SILK层、FSG(Fluorosilicate Glass)层、HSQ(HydrogenSilsesquioxane)层、MSQ(Methyl Silsesquioxane)层，但不限于低介电常数介电层。其他的介电层材料如二氧化硅与氮化硅亦可被使用。介电层204、206、210、212与216可以用传统的方法形成，例如物理气相沉积、化学气相沉积与化学机械研磨。介电层204、206、210、212与216的厚度为约2500埃至约8000埃之间。介电层226至少包括一二氧化硅层，但不限于二氧化硅层。氮化硅层、二氧化硅层/氮化硅复合层亦可使用。用于形成介电层226的较佳方法至少包括一等离子体辅助化学气相沉积(Plasma Enhanced ChemicalVapor Deposition)法，但不限于等离子体辅助化学气相沉积法。其他传统的形成方法如物理气相沉积与化学气相沉积均可使用。介电层226的厚度为约10000埃至约25000埃之间。
参考图2B所示，蚀刻介电层226以形成洞或沟渠以曝露导体层214，一导体层228与介层柱塞224a与224b接着形成。一阻障层通常在形成导体层228前先形成，此阻障层至少包括钛/氮化钛(Ti/TiN)层或钽/氮化钽(Ta/TaN)层，但在此并未图示。介电层226是以干式蚀刻法蚀刻较佳，但其他蚀刻法如湿式蚀刻法亦不应被排除。洞或沟渠的尺寸为约2微米至约8微米，而以约5微米较佳。导体层228至少包括一铝层与一铝合金层，但不限于铝层与铝合金层。其他符合本发明要求的材料不应被排除。介层柱塞224a与224b以与导体层228同时形成较佳。用于形成导体层228、介层柱塞224a与224b的方法至少包括物理气相沉积，但不限于物理气相沉积。尤其是，与传统在一大开口上共形生成的导体层不同的是，导体层228、介层柱塞224a与224b是以一沟填(Gap Fil1)制程形成。藉由适当制程参数控制，如图1B与图1C中所示的「鸟嘴」不会发生，因此原本极可能发生在图1D所示的直角处的裂开现象便可避免。导体层228的厚度为约10000埃至约15000埃之间。
参考图2C所示，导体层228被蚀刻以曝露出介电层226并形成接合垫228，一保护层230并形成于其上，接着保护层230被蚀刻以形成接合垫窗232(PadWindow)。此外，一覆晶接合垫(Controlled Collapse Chip Connection Pad)或凸块结构(Bump Structure)234形成以连接接合垫228。用以蚀刻导体层228的方法至少包括干式蚀刻与湿式蚀刻，而以干式蚀刻较佳。图2D为接合垫228的俯视图。保护层230至少包括一二氧化硅层、一氮化硅层、二氧化硅/氮化硅层、氮化硅/二氧化硅/氮化硅层与二氧化硅/氮化硅/二氧化硅层。保护层230可以传统的方法形成，如物理气相沉积与化学气相沉积，而以一等离子体辅助化学气相沉积法较佳。保护层230的厚度为约10000埃至约15000埃之间。接合垫窗232可以传统的方法例如微影制程、干式蚀刻与湿式蚀刻。接合垫窗232的轮廓至少包括圆形，但不限于圆形。其他不具有锐角的几何轮廓仍不应被排除。接合垫窗232的直径为约40微米至约90微米。覆晶接合垫或凸块结构234是通过接合垫窗232直接连接接合垫228。覆晶接合垫或凸块结构234至少包括锡铅合金，此覆晶接合垫或凸块结构234是形成于集成电路芯片上以利进行芯片封装。
本发明改进了图1B与图1C中所示的接合垫结构位于铜层114以上的部份，此接合垫结构在保护层118内具有一正方形接合垫窗、一铝接合垫120。本发明的接合垫结构具有一介电层226、接合垫228与一具有无锐角轮廓位于保护层230内的接合垫窗232，此介电层226内具有介层柱塞224a与224b连接导体层214与接合垫228，如图2C中所示。本发明的接合垫结构具有下列优点首先，在测试时，如探针(Probing)测试，当探针意外刺穿接合垫228时或使得接合垫228剥离时，介电层226可防止导体层214曝露至大气环境中。其次，介电层226可作为一缓冲层以有效减低接合力传递至下方的接合垫结构并防止接合垫结构在封装或是测试时剥离或裂开。另外，接合垫228是以沟填方式形成而非共形生成，因此在锐角处的裂缝不会出现。接着由于连接导体层214与接合垫228的介层柱塞是均匀地沿着接合垫窗232的轮廓分布，在封装或是测试时所施加的剪应力会被均匀分散而裂缝则可被避免。而且，由于介电层226是形成在整个集成电路上，介电层226可钳住位于其下的接合垫结构并防止其下的接合垫结构剥离。
当然，本技术领域中的普通技术人员应当认识到，以上的实施例仅是用来说明本发明，而并非用作为对本发明的限定，只要在本发明的实质精神范围内，对以上所述实施例的变化、变型都将落在本发明权利要求书的范围内。
权利要求
1.一种半导体元件的接合垫结构，其特征在于，该接合垫结构至少包括一底材，该底材上具有一低介电常数介电层；一导体层嵌入该低介电常数介电层；一介电层，该介电层覆盖该低介电常数介电层与该导体层；数个介层柱塞嵌入该介电层；一导体接合垫，该导体接合垫位于该介电层上并以该数个介层柱塞连接该导体层；及一保护层覆盖该导体接合垫与该介电层，该保护层至少包括一圆形开口，该开口暴露出该导体接合垫的一部份。
2.如权利要求1所述的接合垫结构，其特征在于，所述的该导体层至少包括一铜层。
3.如权利要求1所述的接合垫结构，其特征在于，所述的该介电层至少包括一二氧化硅层。
4.如权利要求1所述的接合垫结构，其特征在于，所述的该介电层至少包括一氮化硅层。
5.如权利要求1所述的接合垫结构，其特征在于，所述的该介电层的厚度为约10000埃至约25000埃之间。
6.如权利要求1所述的接合垫结构，其特征在于，所述的该介层柱塞与该导体接合垫至少包括铝柱塞与铝接合垫。
7.如权利要求1所述的接合垫结构，其特征在于，所述的该介层柱塞是沿该圆形开口排列。
8.一种半导体元件的接合垫结构，其特征在于，该接合垫结构至少包括一底材，该底材上具有一低介电常数介电层；一导体层嵌入该低介电常数介电层；一二氧化硅层，该二氧化硅层覆盖该低介电常数介电层与该导体层；数个介层柱塞嵌入该二氧化硅层；一导体接合垫，该导体接合垫位于该二氧化硅层上并以该数个介层柱塞连接该导体层；及一二氧化硅/氮化硅层覆盖该导体接合垫与该二氧化硅层，该二氧化硅/氮化硅层至少包括一圆形开口，该开口并暴露出该导体接合垫的一部份。
9.如权利要求8所述的接合垫结构，其特征在于，所述的该介层柱塞是沿该圆形开口排列。
10.一种半导体元件的接合垫结构，该接合垫结构至少包括一底材；一第一低介电常数介电层于该底材上，该第一低介电常数介电层内具有数个导体柱塞；一第二低介电常数介电层于该第一低介电常数介电层上；一导体层嵌入该第二低介电常数介电层并连接该数个导体柱塞；一二氧化硅层，该二氧化硅层覆盖该第二低介电常数介电层与该导体层；数个介层柱塞嵌入该二氧化硅层；一导体接合垫，该导体接合垫位于该二氧化硅层上并以该数个介层柱塞连接该导体层；及一二氧化硅/氮化硅层覆盖该导体接合垫与该二氧化硅层，该二氧化硅/氮化硅层至少包括一圆形开口，该开口并暴露出该导体接合垫的一部份。
全文摘要
本发明揭示了一种用于铜/低介电常数材料后段制程的接合垫结构。此接合垫结构利用一介电层与一以沟填制程形成的导体接合垫来保护下方的接合垫结构。导体接合垫具有数个介层柱塞，这些介层柱塞是嵌入介电层并连接下方的接合垫结构。此接合垫结构亦包含一保护层，此保护层有一接合垫窗以暴露出导体接合垫，此接合垫窗具有平滑的轮廓。
文档编号H01L23/485GK1399334SQ0212685
公开日2003年2月26日 申请日期2002年7月19日 优先权日2001年7月25日
发明者洪政裕, 王松雄, 王坤池 申请人:联华电子股份有限公司