深沟槽电容器件的制作方法
【技术领域】
[0001]本申请涉及半导体制造技术领域，具体而言，涉及一种深沟槽电容器件的制作方法。
【背景技术】
[0002]随着半导体器件尺寸的不断缩小和集成度的不断提高，电容的性能也需要得到提升，即在电容面积减小的前提下增加其电荷存储量。众所周知，深沟槽电容器件大大缩小了电容所占面积。而要得到更高容量的电容，需要采用高介电常数材料作为介电质，而现有的深沟槽电容器件形成工艺，是在深沟槽式电容形成之后，再进行CMOS前端工艺和后端工艺的制作，其中在CMOS前端工艺过程中，需要经过多次的热氧化和退火等高温处理，在深沟槽式电容中的高介电常数材料(高K材料)的完整性和稳定性会遭到破坏，进而会影响该电容的电荷存储量和可靠性，导致该电容的电容降低，其中专利号为US6563160的美国专利公开了一种深沟槽DRAM的制作方法，该制作方法中采用金属作为栅极结构，避免了高K材料在形成栅极结构的过程中受到高温的影响。但是由于过早的使用金属材料，引入了金属离子对半导体器件的污染问题。
【发明内容】
[0003]本申请旨在提供一种深沟槽电容器件的制作方法，以解决现有技术中的深沟槽电容器件的制作方法的CMOS前端工艺中的高温处理对高K材料的稳定性造成破坏的问题。
[0004]为了实现上述目的，根据本申请的一个方面，提供了一种深沟槽电容器件的制作方法，该制作方法包括:步骤SI，在半导体衬底中形成第一深沟槽；步骤S2，在距半导体衬底表面0.3?I μ m以下的第一深沟槽周围的半导体衬底中形成掩埋电极；步骤S3，在第一深沟槽中设置填充材料；步骤S4，实施CMOS前端工艺，得到位于半导体衬底上的层间介质层；步骤S5，对层间介质层进行刻蚀使填充材料裸露；步骤S6，去除填充材料，使第一深沟槽的侧壁裸露形成第二深沟槽；以及步骤S7，在第二深沟槽中设置依次远离第二深沟槽侧壁的介电材料层和上电极。
[0005]进一步地,上述步骤S7包括:步骤S71,在第二深沟槽的侧壁上和层间介质层表面上设置高K材料，形成介电材料层；步骤S72，在介电材料层上设置掺杂多晶硅，形成掺杂多晶硅层；步骤S73，去除位于层间介质层以上的介电材料层和掺杂多晶硅层；以及步骤S74，在掺杂多晶硅层上设置金属材料，形成金属层，其中掺杂多晶硅层和金属层形成上电极。
[0006]进一步地，上述掺杂多晶硅层中的掺杂物为IIIA族或VA族元素离子，掺杂浓度为120 ?1022atoms/cm3。
[0007]进一步地，上述步骤S74还包括:对层间介质层进行刻蚀，形成凹槽；在掺杂多晶硅层上、凹槽中设置金属材料，形成金属层，其中位于第二深沟槽中的掺杂多晶硅层和金属层形成上电极，位于凹槽中的金属层形成接触通孔。
[0008]进一步地，上述步骤S71采用原子层沉积工艺或者化学气相沉积工艺形成介电材料层，步骤S72采用低压化学气相沉积工艺形成掺杂多晶硅层。
[0009]进一步地，上述高K材料的介电常数大于8.0。
[0010]进一步地，上述高K材料为金属氧化物、氧化物合金或硅酸盐化合物，优选高K材料选自Si3N4、Al2O3, Y2O3, La2O3, HfO2和ZrO2组成的组中的一种或多种。
[0011]进一步地，上述步骤S73包括:在多晶层上形成光刻胶；对光刻胶进行图形化处理，保留第二深沟槽中的光刻胶；对位于层间介质层以上的介电材料层和掺杂多晶硅层进行刻蚀。
[0012]进一步地，上述步骤S73包括:在多晶层上形成光刻胶；对掺杂多晶硅层和介电材料层进行CMP。
[0013]进一步地，上述金属材料为T1、Ta、W、氮化钛、氮化钽、氮化钨、钛钽合金、钛钨合金或者钽鹤合金。
[0014]进一步地，上述步骤S3采用低台阶覆盖能力的化学气相沉积工艺在深沟槽中设置填充材料。
[0015]进一步地，上述填充材料为氧化硅和/或氮化硅。
[0016]进一步地，上述步骤S6采用湿法刻蚀或干法刻蚀与湿法刻蚀相结合的方式去除填充材料。
[0017]进一步地，上述步骤S2采用气相扩散或者通过掺杂玻璃中的掺杂物向外扩散工艺形成掩埋电极。
[0018]应用本申请的技术方案，在实施CMOS前端工艺之前，采用填充材料将所形成的深沟槽进行填充即形成假深沟槽式存储电容，避免了 CMOS前端工艺对深沟槽结构的破坏；在完成CMOS前端工艺之后，将深沟槽中的填充材料去除，并设置介电材料层和上电极，进而避免了 CMOS前端工艺对介电材料层的破坏，使得所形成的介电材料层保持较高的电荷容量和稳定性。
【附图说明】
[0019]构成本申请的一部分的说明书附图用来提供对本申请的进一步理解，本申请的示意性实施例及其说明用于解释本申请，并不构成对本申请的不当限定。在附图中:
[0020]图1示出了本申请的深沟槽电容器件的制作方法的流程示意图；
[0021]图2至图15示出了实施图1所示各步骤后的晶片的剖面结构示意图；
[0022]图2示出了半导体衬底中形成深沟槽后的剖面结构示意图；
[0023]图3示出了在距图2所示的半导体衬底表面为0.3?I μ m以下的深沟槽周围的半导体衬底中形成掩埋电极后的剖面结构示意图；
[0024]图4示出了在图3所示的深沟槽中设置填充材料后的剖面结构示意图；
[0025]图5示出了刻蚀图4所示的硬掩膜层和半导体衬底形成浅沟槽后的剖面结构示意图；
[0026]图6示出了在图5所示的浅沟槽中形成浅沟槽隔离结构后的剖面结构示意图；
[0027]图7示出了减薄图6所示的浅沟槽隔离结构并去除硬掩膜层后的剖面结构示意图；
[0028]图8示出了在图7所示的半导体衬底上设置栅极结构、侧墙和层间介质层后的剖面结构示意图；
[0029]图9示出了对图8所示的层间介质层进行刻蚀使填充材料裸露后的剖面结构示意图；
[0030]图10示出了去除图9所示的填充材料后的剖面结构示意图；
[0031]图11示出了在图10所示的深沟槽的侧壁上和层间介质层表面上设置高K材料形成介电材料层后的剖面结构示意图；
[0032]图12示出了在图11所示的介电材料层上设置掺杂多晶硅形成掺杂多晶硅层后的剖面结构示意图；
[0033]图13 TJK出了去除图12所TJK的位于层间介质层以上的介电材料层和掺杂多晶娃层后的剖面结构示意图；
[0034]图14示出了对图13所示的层间介质层进行刻蚀形成凹槽后的剖面结构示意图；以及
[0035]图15不出了在图14所不的掺杂多晶娃层上、凹槽中设置金属材料,形成金属层后的剖面结构示意图，其中位于深沟槽中的掺杂多晶硅层和金属层形成上电极，位于凹槽中的金属层形成接触通孔。
【具体实施方式】
[0036]应该指出，以下详细说明都是例示性的，旨在对本申请提供进一步的说明。除非另有指明，本文使用的所有技术和科学术语具有与本申请所属技术领域的普通技术人员通常理解的相同含义。
[0037]需要注意的是，这里所使用的术语仅是为了描述【具体实施方式】，而非意图限制根据本申请的示例性实施方式。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式，此外，还应当理解的是，当在本说明书中使用属于“包含”和/或“包括”时，其指明存在特征、步骤、操作、器件、组件和/或它们的组合。
[0038]为了便于描述，在这里可以使用空间相对术语，如“在……之上”、“在……上方”、“在……上表面”、“上面的”等，用来描述如在图中所示的一个器件或特征与其他器件或特征的空间位置关系。应当理解的是，空间相对术语旨在包含除了器件在图中所描述的方位之外的在使用或操作中的不同方位。例如，如果附图中的器件被倒置，则描述为“在其他器件或构造上方”或“在其他器件或构造之上”的器件之后将被定位为“在其他器件或构造下方”或“在其他器件或构造之下”。因而，示例性术语“在……上方”可以包括“在……上方”和“在……下方”两种方位。该器件也可以其他不同方式定位(旋转90度或处于其他方位)，并且对这里所使用的空间相对描述作出相应解释。
[0039]正如【背景技术】所介绍的，现有深沟槽电容器件制作方法中形成ST1、栅极结构的过程中的高温影响高K材料的稳定性，导致其电荷容量降低、电容器件可靠性下降，为了解决如上高K材料稳定性遭到破坏的问题，本申请提出了一种深沟槽电容器件的制作方法。
[0040]本申请一种优选实施方式提供的制作方法包括:步骤SI，在半导体衬底100中形成第一深沟槽300 ;步骤S2，在距半导体衬底100表面0.3um?Ium以下的深沟槽周围的半导体衬底100中形成掩埋电极301 ;步骤S3，在第一深沟槽300中设置填充材料302 ;步骤S4，实施CMOS前端工艺，得到位于半导体衬底100上的层间介质层104 ;步骤S5，对层间介质层104进行刻蚀使填充材料302裸露；步骤S6，去除填充材料302，使第一深沟槽300的侧壁裸露，形成第二深沟槽400 ;以及步骤S7，在第二深沟槽400中设置依次远离第二深沟槽400侧壁的介电材料层303和上电极。
[0041]图1示出了上述制作方法的流程示意图，上述制作方法在实施CMOS前端工艺之前，采用填充材料302将所形成的第一深沟槽300进行填充即形成假深沟槽式存储电容，避免了 CMOS前端工艺对第一深沟槽300结构的破坏；在完成CMOS前端工艺之后，将第一深沟槽300中的填充材料302去除，并设置介电材料层303和上电极，进而避免了 CMOS前端工艺对介电材料层303的破坏，使得所形成的介电材料层303保持较高的电荷容量和稳定性。
[0042]现在，将参照附图更详细地描述根据本申请的示例性实施方式。然而，这些示例性实施方式可以由多种不同的形式来实施，并且不应当被解释为只限于这里所阐述的实施方式。应当理解的是，提供这些实施方式是为了使得本申请的公开彻底且完整，并且将这些示例性实施方式的构思充分传达给本领域普通技术人员，在附图中，为了清楚起见，扩大了层和区域的厚度，并且使用相同的附图标记表示相同的器件，因而将省略对它们的描述。
[0043]首先，在半导体衬底100中形成图2所示的第一深沟槽300，该过程包括在半导体衬底100上设置硬掩膜层200 ;然后，在硬掩膜层200上设置光刻胶层(图中未示出)，并对该光刻胶层进行图形化处理；接着在图形化的光刻胶层(图中未示出)的保护下对硬掩膜层200和半导体衬底100进行刻蚀形成图2所示的第一深沟槽300。该刻蚀过程采用本领域常用的反应离子刻蚀或等离子体干法刻蚀，本领域技术人员可以参考深沟槽常规刻蚀方式实施，在此不再赘述。
[0044]形成第一深沟槽300之后，在距半导体衬底100表面0.3?I μ m以