下的第一深沟槽300周围的半导体衬底100中形成图3所示的掩埋电极301，该掩埋电极301作为深沟槽式存储电容的下电极。这里，采用气相扩散(gas-phase diffus1n)或者掺杂玻璃中的掺杂物向外扩散(doped glass out diffus1n)工艺形成掩埋电极301。
[0045]形成图3所示的掩埋电极301之后，在第一深沟槽300中设置图4所示的填充材料302。该过程采用化学气相沉积实施，优选采用低台阶覆盖能力的化学气相沉积实施，如APCVD或PECVD，由于深沟槽300的深宽比较高，所形成的填充材料302在中心位置形成空洞,进而在后续去除填充材料302的过程中有利于该填充材料302的去除。本申请的填充材料302主要是用来替代深沟槽式存储电容中的介电材料，保护CMOS前端工艺对第一深沟槽300结构的破坏，并且后续还会去除，因此，只要能够起到上述作用且易于去除的材料都能用于本申请，优选硅氧化物和/或硅氮化物。
[0046]在第一深沟槽300中设置填充材料302之后，实施本领域常规的CMOS前端工艺，制作NMOS结构的STI (浅沟槽隔离)101、栅极结构102、侧墙103等，并在半导体衬底100上形成图8所示的层间介质层104，其中形成层间介质层的材料可以为氧化硅或者氮化硅。为了使本领域技术人员更好地理解本申请的制作方法，以下将结合附图进一步简要说明该CMOS前端工艺。
[0047]首先，刻蚀图4所示的硬掩膜层200和半导体衬底100，形成图5所示的浅沟槽101’ ；然后在图5所示的浅沟槽101’中形成图6所示的浅沟槽隔离结构101 ;接着减薄该浅沟槽隔离结构101并去除硬掩膜层200，形成具有图7所示剖面结构的晶片；随后在图7所示的半导体衬底100上设置栅极结构102、侧墙103和层间介质层104，形成具有图8所示剖面结构的晶片，该形成栅极结构102、侧墙103、层间介质层104的形成采用常规现有技术实施，在此不再赘述。
[0048]完成上述CMOS前端工艺之后，对图8所示的层间介质层104进行刻蚀使填充材料302裸露，形成具有图9所示剖面结构的晶片。该刻蚀过程采用化学湿法刻蚀或者干法刻蚀均可实施。对上述层间介质层104进行刻蚀时，可以同时对位于第一深沟槽300中的STI进行刻蚀，以形成图9所示的结构，当然也可以在后续去除填充材料302的过程中去除位于第一深沟槽300中的STI，本领域技术人员可以依据所采用的刻蚀方法进行选择。
[0049]在填充材料302裸露后，去除该填充材料302，使之前形成的第一深沟槽300的侧壁裸露，得到第二深沟槽400，形成具有图10所示剖面结构的晶片。上述去除过程采用湿法刻蚀，或先用干法刻蚀进行局部去除，再采用湿法刻蚀去除剩余部分。选择半导体衬底100对填充材料302以及氧化物对填充材料302的刻蚀选择比高的刻蚀液进行刻蚀，比如，当填充材料302为氧化硅时，选择HF溶液作为刻蚀液。
[0050]在去除填充材料302之后，在图10所示的第二深沟槽400中设置图15所示的依次远离第二深沟槽400侧壁的介电材料层303和上电极。上述过程优选包括:
[0051]步骤S71，在图10所示的第二深沟槽400的侧壁上和层间介质层104表面上设置高K材料，形成图11所示的介电材料层303 ;该过程优选采用原子层沉积工艺或者化学气相沉积工艺实施，优选上述高K材料的介电常数大于8.0，进一步优选上述高K材料为金属氧化物、氧化物合金或硅酸盐化合物，比如该高K材料选自Si3N4、A1203、Y2O3> La2O3> HfO2和ZrO2组成的组中的一种或多种。
[0052]步骤S72，在图11所示的介电材料层303上设置掺杂多晶硅，形成图12所示的掺杂多晶硅层304 ;步骤S72采用低压化学气相沉积工艺形成掺杂多晶硅层304，该掺杂多晶硅层304作为深沟槽式存储电容的上电极的一部分，为了满足目前常规上电极的要求，优选上述掺杂多晶硅层304中的掺杂物为IIIA族或VA族元素离子，掺杂浓度为102°?1022atoms/cm3。
[0053]步骤S73，去除图12所示的位于层间介质层104以上的介电材料层303和掺杂多晶硅层304，形成具有图13所示剖面结构的晶片。上述去除介电材料层303和掺杂多晶硅层304的过程中优选在掺杂多晶硅层304上设置光刻胶500，然后对掺杂多晶硅层304和介电材料层303进行CMP(化学机械抛光);或者去除半导体衬底100表面以上的光刻胶500保留位于深沟槽中的光刻胶500，然后对掺杂多晶硅层304和介电材料层303进行刻蚀以去除位于层间介质层104以上的介电材料层303和掺杂多晶娃层304。
[0054]步骤S74，去除图13所示的光刻胶500，在掺杂多晶硅层304上设置金属材料，形成图15所不的金属层305,其中掺杂多晶娃层304和金属层305形成上电极。上述金属材料采用本领域常规的形成电极的金属材料即可，优选T1、Ta、W、氮化钛、氮化钽、氮化钨、钛钽合金、钛钨合金或者钽钨合金。
[0055]本申请一种优选的实施方式中，优选上述金属层305的形成与CMOS后端工艺中金属互连层的第一层过孔同时形成，因此上述步骤S74优选包括对图13所示的层间介质层104进行刻蚀，形成图14所示的凹槽105 ;在图14所示的掺杂多晶硅层304上、凹槽105中设置金属材料，形成图15所示的金属层305，其中位于深沟槽中的掺杂多晶硅层304和金属层305形成上电极，位于凹槽105中的金属层305形成接触通孔。
[0056]从以上的描述中，可以看出，本申请上述的实施方式实现了如下技术效果:
[0057]I)、本申请的制作方法在实施CMOS前端工艺之前，采用填充材料将所形成的深沟槽进行填充即形成假深沟槽式存储电容，避免了 CMOS前端工艺对深沟槽结构的破坏；
[0058]2)、在完成CMOS前端工艺之后，将深沟槽中的填充材料去除，并设置介电材料层和上电极，进而避免了 CMOS前端工艺对介电材料层的破坏，使得所形成的介电材料层保持较高的电荷容量和稳定性。
[0059]以上所述仅为本申请的优选实施方式而已，并不用于限制本申请，对于本领域的技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。
【主权项】
1.一种深沟槽电容器件的制作方法，其特征在于，所述制作方法包括: 步骤SI，在半导体衬底中形成第一深沟槽； 步骤S2，在距所述半导体衬底表面0.3?I μ m以下的所述第一深沟槽周围的半导体衬底中形成掩埋电极； 步骤S3，在所述第一深沟槽中设置填充材料； 步骤S4，实施CMOS前端工艺，得到位于所述半导体衬底上的层间介质层； 步骤S5，对所述层间介质层进行刻蚀使所述填充材料裸露； 步骤S6，去除所述填充材料，使所述第一深沟槽的侧壁裸露形成第二深沟槽；以及 步骤S7，在所述第二深沟槽中设置依次远离所述第二深沟槽侧壁的介电材料层和上电极。2.根据权利要求1所述的制作方法，其特征在于，所述步骤S7包括: 步骤S71，在所述第二深沟槽的侧壁上和所述层间介质层表面上设置高K材料，形成介电材料层； 步骤S72，在所述介电材料层上设置掺杂多晶硅，形成掺杂多晶硅层； 步骤S73，去除位于所述层间介质层以上的介电材料层和掺杂多晶硅层；以及步骤S74，在所述掺杂多晶硅层上设置金属材料，形成金属层，其中所述掺杂多晶硅层和所述金属层形成所述上电极。3.根据权利要求2所述的制作方法，其特征在于，所述掺杂多晶硅层中的掺杂物为IIIA族或VA族元素离子，掺杂浓度为102°?1022atoms/cm3。4.根据权利要求2所述的制作方法，其特征在于，所述步骤S74还包括: 对所述层间介质层进行刻蚀，形成凹槽； 在所述掺杂多晶硅层上、所述凹槽中设置金属材料，形成金属层，其中位于所述第二深沟槽中的所述掺杂多晶硅层和所述金属层形成所述上电极，位于所述凹槽中的金属层形成接触通孔。5.根据权利要求2所述的制作方法，其特征在于，所述步骤S71采用原子层沉积工艺或者化学气相沉积工艺形成所述介电材料层，所述步骤S72采用低压化学气相沉积工艺形成所述掺杂多晶硅层。6.根据权利要求2所述的制作方法，其特征在于，所述高K材料的介电常数大于8.0。7.根据权利要求2所述的制作方法，其特征在于，所述高K材料为金属氧化物、氧化物合金或硅酸盐化合物，优选所述高K材料选自Si3N4、A1203、Y2O3, La2O3> HfO2和ZrO2组成的组中的一种或多种。8.根据权利要求2所述的制作方法，其特征在于，所述步骤S73包括: 在所述掺杂多晶硅层上形成光刻胶； 对所述光刻胶进行图形化处理，保留所述第二深沟槽中的光刻胶； 对位于所述层间介质层以上的介电材料层和掺杂多晶硅层进行刻蚀。9.根据权利要求2所述的制作方法，其特征在于，所述步骤S73包括: 在所述多晶层上形成光刻胶； 对掺杂多晶硅层和介电材料层进行CMP。10.根据权利要求2所述的制作方法，其特征在于，所述金属材料为T1、Ta、W、氮化钛、氮化钽、氮化钨、钛钽合金、钛钨合金或者钽钨合金。11.根据权利要求1所述的制作方法，其特征在于，所述步骤S3采用低台阶覆盖能力的化学气相沉积工艺在所述深沟槽中设置填充材料。12.根据权利要求1所述的制作方法，其特征在于，所述填充材料为氧化硅和/或氮化石圭。13.根据权利要求11所述的制作方法，其特征在于，所述步骤S6采用湿法刻蚀或干法刻蚀与湿法刻蚀相结合的方式去除所述填充材料。14.根据权利要求1所述的制作方法，其特征在于，所述步骤S2采用气相扩散或者通过掺杂玻璃中的掺杂物向外扩散工艺形成所述掩埋电极。
【专利摘要】本申请提供了一种深沟槽电容器件的制作方法。该制作方法包括：步骤S1，在半导体衬底中形成第一深沟槽；步骤S2，在距半导体衬底表面0.3～1μm以下的第一深沟槽周围的半导体衬底中形成掩埋电极；步骤S3，在第一深沟槽中设置填充材料；步骤S4，实施CMOS前端工艺，得到位于半导体衬底上的层间介质层；步骤S5，对层间介质层进行刻蚀使填充材料裸露；步骤S6，去除填充材料，使第一深沟槽的侧壁裸露形成第二深沟槽；以及步骤S7，在第二深沟槽中设置依次远离第二深沟槽侧壁的介电材料层和上电极。采用填充材料避免了CMOS前端工艺对深沟槽结构以及介电材料层的破坏，使得所形成的介电材料层保持较高的电荷容量和稳定性。
【IPC分类】H01L21/28, H01L21/334, H01L29/94
【公开号】CN105575801
【申请号】CN201410534883
【发明人】杨承
【申请人】中芯国际集成电路制造(上海)有限公司
【公开日】2016年5月11日
【申请日】2014年10月11日