专利名称：制作电容器的方法及包含此种电容器的单片式集成电路的制作方法
技术领域：
本发明大体而言涉及集成电路技术领域，且更具体而言，本发明涉及一种用于制作SOI(绝缘体上硅)衬底电容器的方法、及一种包含此种SOI衬底电容器的单片式集成电路。
背景技术：
SOI技术，尤其是使用可能早已在极低偏压下部分地耗尽(PD)或完全耗尽(FD)的薄的硅顶层的SOI技术，被认为已成为按摩耳定律所预测来不断提高电路性能的主要贡献因素。各种新闻公告显示，各主要IC制造商现今正评估能够制成尺寸小于100nm的器件的工艺时代的SOI。这些制造商中有些将其生产集中在使用工业上可得到的SOI晶片的PD SOI，但所有这些制造商均在评估PD SOI对于低功率数字式、混合式及RF应用的潜力。现今，SOI技术主要应用于高速处理器技术领域。目前，根据90nm CMOS PD SOI来制造速度约为1至1.6GHz(其对应于约20-25％的速度增益)的处理器。
针对PD或FD SOI来修改CMOS装置已众所周知。然而，对PD或FD SOI采用RF BiCMOS工艺是一复杂得多的任务。不存在用以在薄的SOI材料上制成具有与在体材料上类似的性能的双极装置的简单途径。然而，Eklund及J.Cai等人的美国专利No.5,087,580，VerticalSiGe-Base Bipolar Transistors on CMOS-Compatible SOISubstrate(2003 Bipolar/BiCMOS Circuits and TechnologyMeeting会刊，第215页)阐述了对SOI采用的双极垂直-横向晶体管。
由于任何RF工艺，即CMOS、双极或BiCMOS工艺，均包含若干高性能无源装置，例如电容器、电阻器、可变电抗器、电感器等等，因而这些装置也必须针对新的衬底材料来重新设计。
在先前的体硅工艺中，使用沉积于高度掺杂的硅顶部上的一薄层氮化硅来形成一具有高的单位面积电容及高的击穿电压的电容器。氮化物顶部上的高度掺杂的多晶硅层区域充当顶部电极。底部电极则由一子集电极层与一至衬底上侧的集电极插塞(plug)结构构成。氮化物层的厚度选择成使电容器将获得高的单位面积电容值，例如2-4fF/μm2。
此类电容器在体硅上的制作揭示于美国专利No.6,610,578(发明者H.Norstrm、S.Nygren及O.Tylstedt)及WO 02/091463(发明者T.Johansson、H.Norstrm及P.Algotsson)中。
一种用于实现一电容器的类似方法由H.Klose等人揭示于B6HFA 0.8micron 25GHz/25ps bipolar technology for“Mobileradio”and“Ultra fast data link”IC-products(1993 Bipolar/BiCMOSCircuits and Technology Meeting会刊第125页)中。然而，所述电容器被阐述成ONO型(ONO，氧化物-氮化物-氧化物)，具有2fF/μm2的电容值，此意味着制作方法并不相同。
在用于BiCMOS的其它体工艺中，衬底电容器可由一其中栅极氧化物充当电介质的类似于MOS的结构构成。
当使用薄的SOI层，即厚度小于200nm的层时，隔离区域一直向下延伸至掩埋的氧化层，且因此无法制作上文所揭示的电容器结构。
发明内容
本发明的目的是提供一种用于制作单片式集成SOI衬底电容器、特别是具有高的单位面积电容及高的击穿电压的氮化硅电容器的方法。
在这一方面，本发明的特定目的是提供用于其中MOS装置将部分地或完全耗尽的薄SOI层的此种方法。
本发明的另一目的是提供当在传统双极或BiCMOS SOI工艺中实施时不会增加任何其它工艺步骤的此种方法。
本发明的另一目的是提供当在传统CMOS SOI工艺中实施时仅需在所述工艺中增加最少的其它工艺步骤的此种方法。
更进一步地，本发明的目的是提供包含SOI衬底电容器的单片式集成电路。
这些目的与通过所附权利要求中所述的制作方法及集成电路来实现的本发明相一致。
根据本发明的第一方面，提供一种用于制作单片式集成SOI衬底电容器的方法，其包含如下步骤在SOI结构的单晶硅顶层中形成绝缘沟槽，所述沟槽向下延伸至掩埋绝缘体并环绕所述SOI结构的所述单晶硅顶层的区域；对所述单晶硅顶层区域进行掺杂；在所述单晶硅顶层区域的一部分上形成优选为氮化物的绝缘层区域；在所述绝缘层区域上形成掺杂的硅层区域；以及在所述单晶硅区域上形成绝缘的外部侧壁间隔物，其中所述外部间隔物环绕所述掺杂的硅层区域以在所述掺杂的硅层区域与所述单晶硅顶层区域的暴露部分之间提供隔离。所述单晶硅顶层区域、所述绝缘层区域及所述掺杂的硅层区域构成所述电容器的下部电极、电介质及上部电极。
优选地，所述单晶硅顶层区域形成为小于约200nm的厚度，以便于在其中制作部分地或完全耗尽的MOS装置。
根据本发明的第二方面，提供一种包含基于SOI衬底的平行板电容器的单片式集成电路。所述电容器的下部电极由被绝缘沟槽环绕的掺杂的单晶SOI层区域构成，其向下延伸至所述SOI结构的掩埋氧化层。所述电容器的所述电介质由位于所述单晶SOI层区域的一部分的顶部上、优选为氮化物的绝缘材料层区域构成。所述上部电极由位于所述绝缘材料层区域顶部上的掺杂的多晶硅层区域构成。环绕所述掺杂的多晶硅层区域的绝缘材料的外部侧壁间隔物结构在所述掺杂的多晶硅层区域与所述单晶SOI层区域的暴露部分之间提供隔离。
优选地，对所述掺杂的多晶硅层区域及所述单晶SOI层区域的所述暴露部分进行硅化处理并提供至其的金属触点。
本发明提供一种具有高的单位面积电容并因此可制造得很紧凑的单片式集成SOI衬底电容器。使用掺杂的单晶硅作为下部电极提供了具有低串联电阻的电容器。使用氮化硅作为电容器电介质的唯一材料具有几种优点，例如击穿电压更高及单位面积的电容更高。
通过下文给出的本发明的优选实施例的详细说明及附图1-8，本发明的其它特性及其优点将变得明显，其仅以举例说明方式给出，且因此并不限制本发明。
图1-8为根据本发明的优选实施例半导体结构的一部分在处理期间的高度放大的截面图。
具体实施例方式
下文参照图1-6来阐述一种用于制作包含SOI衬底电容器的单片式集成电路的方法的第一优选实施例。所述方法在CMOS、双极或BiCMOS工艺中实施。
图1以截面形式示出半导体结构。掩埋氧化硅层11设置于硅体衬底12与单晶硅层13之间以形成普通SOI结构。单晶硅层13为厚度有利地小于约200nm的薄层，以便能够制作完全耗尽或部分耗尽的MOS装置，假定所述制作工艺为CMOS或BiCMOS工艺。
在单晶硅层13中，形成环绕硅的单晶层13的区域13′的沟槽14。沟槽14，其优选通过掩模及蚀刻形成，填充有绝缘材料，以形成浅沟槽隔离(STI)区域。由于单晶硅层13的厚度小，因此沟槽14向下延伸至掩埋氧化硅层11。所得到的结构示于图2中。
薄氧化层15形成于单晶层区域13′上且在所述结构上施加注入掩模16。薄氧化层15可以是沉积的仅用于离子注入目的的低质量氧化物，或可以是生长的在CMOS或BiCMOS工艺中用作例如MOS晶体管的栅极氧化物的高质量氧化物。
接下来，将由沟槽14环绕的单晶硅层区域13′掺杂成n++或p++，以形成所述单片式集成SOI衬底电容器的下部电极。如果以双极或BiCMOS工艺来制作所述衬底电容器，则优选将硅单晶层区域13′与双极晶体管的n+低电阻集电极触点或插塞同时进行掺杂。所得到的结构示于图3中。
在进行离子注入后，去除掩模16及薄氧化层15，并在所述结构的顶部上形成优选为氮化硅的绝缘材料的薄层17。所得到的结构示于图4中。
如果所述制作工艺为双极或BiCMOS工艺，则可将薄绝缘层17用于双极晶体管的外来(extrinsic)基极连接与集电极区域之间的隔离，以降低基极-集电极结的寄生电容，且如果所述制作工艺为CMOS或BiCMOS工艺，则薄绝缘层17可在随后的处理期间用于封装MOS晶体管的栅极，例如以保护其免受不希望有的氧化。
在薄层17的顶部上，形成多晶硅层。该硅层在其沉积的同时被掺杂成n++或p++，或在沉积之后借助离子注入被掺杂成n++或p++。
接下来，对多晶硅层及薄绝缘层17进行图案化及蚀刻以在单晶硅层区域13′的一部分的顶部上分别形成掺杂的硅及绝缘材料的层区域18、17′，这在图5中示出。所述蚀刻可采用两步式蚀刻工艺来实施。掺杂的硅层区域18构成单片式集成SOI衬底电容器的上部电极，而绝缘层区域17′构成其电介质。如果绝缘层区域17′为具有高介电数(dielectric number)的材料例如氮化硅时则是特别优选的，因为获得了高的单位面积电容。
如果所述制作工艺为双极或BiCMOS工艺，则双极晶体管的基极层区域，即外来基极，优选至少部分地在形成硅层区域18的同时形成于多晶硅层中。
接下来，所述处理继续形成侧壁间隔物在单晶硅层区域13′的顶部上，且根据布局，在沟槽14的顶部上形成绝缘材料的外部间隔物61，其中外部间隔物61环绕多晶硅层区域18，以在多晶硅层区域18与单晶硅层区域13′的暴露部分之间提供电隔离。间隔物61有利地通过氧化物或氮化物的共形沉积并随后进行各向异性蚀刻来形成。
然后，优选使用一种所谓的自对准硅化物(SALICIDE)方法来对暴露的硅表面进行硅化处理。在所述结构上沉积薄的金属层，并使其与暴露的硅在高温下反应以形成硅化物。此后，通过湿化学方法来去除未与硅反应的金属，即位于在金属沉积前不具有暴露的硅表面的那些部分处的金属。由此，在多晶硅层区域18的上表面的顶部上及在单晶硅层区域13′的暴露部分的顶部上形成金属硅化物层区域62、63，以提供低电阻连接。所得到的结构示于图6中。
所述处理继续以惯常方式即通过形成钝化层进行金属化，其中蚀刻接触孔并随后用金属材料对接触孔进行填充，以获得从电容器电极18、13′至形成于钝化层的顶部上的金属化层的低电阻连接路径。
如此形成的单片式集成SOI衬底电容器可以被制作得紧凑，因为其具有高的单位面积电容。使用掺杂的单晶硅作为下部电极提供了低的串联电阻。
本发明的制作方法的另一优选实施例示于图7中。此处，在硅化前通过沉积多晶硅层并随后对其进行图案化及蚀刻来形成另一掺杂的多晶硅层区域71。掺杂可与所述层的沉积同时实施或在此后通过离子注入来实施。所述另一掺杂的多晶硅层区域71被设置得在横向上与多晶硅层区域18分开，其构成所述电容器的上部电极，且至少部分地在单晶硅层区域13′的顶部上以在其间获得电连接。多晶硅层区域71构成所述电容器的下部电极的组成部分。
形成绝缘材料的外部侧壁间隔物72，使其在横向上环绕并由此电隔离所述另一掺杂的硅层区域71。此外部侧壁间隔物72可在形成环绕多晶硅层区域18(其构成所述电容器的上部电极)的外部间隔物61的同时或在其后形成。
以一种自对准硅化方法对多晶层区域18、71的上表面进行硅化处理，从而形成金属硅化物层区域62、73。与此同时，在多晶层区域18、71之间的单晶硅层区域13′的上表面上形成金属硅化物层区域74。
如果所述制作工艺为双极或BiCMOS工艺，则作为所述电容器的下部电极的一部分的所述另一多晶硅层区域71有利地在形成双极晶体管的发射极层区域及MOS晶体管的栅极层区域的同时形成。
在其它方面，此实施例可与参照图1-6所述的实施例相同。
本发明的制作方法的另一优选实施例示于图8中。此实施例与参照图7所述的实施例相同，除了多晶硅层区域18、71之间的横向距离相似于或短于对应于外部侧壁间隔物61、72的宽度之和的距离以外。通过这种提供，外部侧壁间隔物61、72填充了多晶层区域18、71之间的单晶硅层区域13′的上表面上的区域，且在此处不形成金属硅化物层区域74。
应当理解，虽然本发明主要针对射频硅装置，但其可以同样适用于高电压SOI装置及基于硅的集成电路中的较小装置。
权利要求
1.一种用于制作单片式集成SOI衬底电容器的方法，其特征在于如下步骤-在设置于绝缘材料层(11)的顶部上的硅单晶层(13)中形成填充有绝缘材料的沟槽(14)，其中所述沟槽向下延伸至所述绝缘材料层，并环绕所述硅单晶层的区域(13′)，-对所述硅单晶层的所述区域进行掺杂，-在所述硅单晶层的所述区域的一部分的顶部上形成绝缘材料的层区域(17′)，-在所述绝缘材料的层区域(17′)的顶部上形成掺杂硅的层区域(18)，以及-在所述硅单晶层的所述区域的顶部上形成绝缘材料的外部侧壁间隔物(61)，其中所述外部侧壁间隔物环绕所述掺杂硅的层区域以在所述掺杂硅的层区域与所述硅单晶层的所述区域的暴露部分之间提供隔离，其中-所述硅单晶层的所述区域(13′)、所述绝缘材料的层区域(17′)及所述掺杂硅的层区域(18)构成所述单片式集成SOI衬底电容器的下部电极、电介质及上部电极。
2.如权利要求1所述的方法，其中所述绝缘材料的层区域(17′)为氮化物层区域。
3.如权利要求1或2所述的方法，其中对所述掺杂硅的层区域(18)的上表面及所述硅单晶层的所述区域的所述暴露部分进行硅化处理(62、63)。
4.如权利要求1或2所述的方法，其中在所述单晶层的所述区域的所述暴露部分的顶部上形成另一掺杂的硅层区域(71)及绝缘材料的外部侧壁间隔物(72)，所述外部侧壁间隔物环绕所述另一掺杂的硅层区域(71)。
5.如权利要求4所述的方法，其中对所述掺杂硅的层区域(18)的所述上表面及所述另一掺杂的硅层区域(71)进行硅化处理(62、73)。
6.如权利要求4或5所述的方法，其中所述掺杂硅的层区域(18)与所述另一掺杂的硅层区域(71)形成为在横向上隔开一段距离，其相似于或短于对应于所述外部侧壁间隔物(61、72)的宽度之和的距离。
7.如权利要求4-6中的任一项所述的方法，其中采用双极或BiCMOS工艺制作所述单片式集成SOI衬底电容器，且所述另一掺杂的硅层区域(71)与双极晶体管的发射极层区域是同时形成的。
8.如权利要求1-7中的任一项所述的方法，其中采用双极或BiCMOS工艺制作所述单片式集成SOI衬底电容器，且所述掺杂硅的层区域(18)与双极晶体管的基极层区域是同时形成的。
9.如权利要求1-8中的任一项所述的方法，其中采用双极或BiCMOS工艺制作所述单片式SOI衬底电容器，并同时对所述硅单晶层的所述区域与双极晶体管的集电极区域进行掺杂。
10.如权利要求1-9中的任一项所述的方法，其中所述硅单晶层(13)形成为小于约200nm的厚度。
11.如权利要求1-10中的任一项所述的方法，其中所述填充有绝缘材料的沟槽(14)为STI(浅沟槽隔离)区域。
12.一种包括SOI衬底电容器的单片式集成电路，其特征在于-绝缘材料层(11)，-位于所述绝缘材料层的顶部上的掺杂的硅单晶层区域(13′)，-填充有绝缘材料的沟槽(14)，其环绕所述硅单晶层区域(13′)并与所述绝缘材料层接触，-位于所述硅单晶层区域的一部分的顶部上的绝缘材料的层区域(17′)，-位于所述绝缘材料的层区域(17′)的顶部上的掺杂硅的层区域(18)，及-位于所述硅单晶层区域的顶部上的绝缘材料的外部侧壁间隔物(61)，其中所述外部侧壁间隔物环绕所述掺杂硅的层区域以在所述掺杂硅的层区域与所述硅单晶层区域的暴露部分之间提供隔离，其中-所述硅单晶层的所述区域(13′)、所述绝缘材料的层区域(17′)及所述掺杂硅的层区域(18)构成所述单片式集成SOI衬底电容器的下部电极、电介质及上部电极。
13.如权利要求12所述的单片式集成电路，其中所述绝缘材料的层区域(17′)为氮化物层区域。
14.如权利要求13所述的单片式集成电路，其在所述掺杂硅的层区域(18)的所述上表面、及所述硅单晶层区域的所述暴露部分的顶部上包含金属硅化物(62、63)。
15.如权利要求13所述的单片式集成电路，其在所述单晶层区域的所述暴露部分的顶部上包含另一掺杂的硅层区域(71)及绝缘材料的外部侧壁间隔物(72)，所述外部侧壁间隔物环绕所述另一掺杂的硅层区域(71)。
16.如权利要求15所述的单片式集成电路，其在所述掺杂硅的层区域(18)及所述另一掺杂的硅层区域(71)的所述上表面上包含金属硅化物(62、73)。
17.如权利要求15或16所述的单片式集成电路，其中所述掺杂硅的层区域(18)与所述另一掺杂的硅层区域(71)在横向上隔开一段距离，其相似于或短于对应于所述外部侧壁间隔物(61、72)的宽度之和的距离。
18.如权利要求12-17中的任一项所述的单片式集成电路，其中所述硅单晶层区域(13′)具有小于约200nm的厚度。
全文摘要
一种用于制作单片式集成SOI衬底电容器的方法包括如下步骤形成绝缘沟槽(14)，所述绝缘沟槽(14)向下延伸至绝缘体(11)并环绕SOI结构的单晶硅(13)的区域(13′)，对所述单晶硅区域进行掺杂，在所述单晶硅区域的一部分上形成优选为氮化物的绝缘层区域(17′)，在所述绝缘层区域(17′)上形成掺杂的硅层区域(18)，以及在所述单晶硅区域上形成绝缘的外部侧壁间隔物(61)，其中所述外部侧壁间隔物环绕所述掺杂的硅层区域以在所述掺杂的硅层区域与所述单晶硅区域的暴露部分之间提供隔离。所述单晶硅区域(13′)、所述绝缘层区域(17′)及所述掺杂的硅层区域(18)构成所述电容器的下部电极、电介质及上部电极。
文档编号H01L27/082GK1947233SQ200580013372
公开日2007年4月11日 申请日期2005年2月23日 优先权日2004年3月2日
发明者T·约翰逊 申请人:英飞凌科技股份公司