FinFET电容器及其制造方法
【技术领域】
[0001]本公开一般涉及鳍式无源组件。更具体地，本公开涉及与FinFET工艺技术兼容的电容器。
【背景技术】
[0002]在移动通信和移动计算系统中，对集成系统中的数字和非数字功能性的组合需求正在促使系统级集成中的两个趋势。
[0003]系统级集成中的一个趋势为片上系统(SOC)的概念。在片上系统中，功能(例如，数字功能)被集成在芯片上。在这些系统中，可在芯片上集成的数字功能的数目随着芯片上可用的晶体管的数目的增加而继续增加。系统级集成中的另一趋势为基于半导体的器件的功能多样化。取代在一块芯片上实现诸器件，这些器件被实现在多个芯片上并且集成到一个封装中，这被称为系统级封装(SiP)。
[0004]在片上系统以及系统级封装中，用金属层来构造用于提供数字功能的嵌入式电容器。此外，在典型系统中，常规的电容器不紧邻有源器件。这导致较大的面积消耗和较多的寄生关系。常规的电容器工艺技术还与二维(2D)工艺相关联。FinFET工艺技术与三维(3D)工艺相关联。
[0005]概述
[0006]根据本公开的一方面，给出了一种电容器。该电容器包括半导体基板。该电容器还包括第一端子，该第一端子具有布置在半导体基板的表面上的鳍。该电容器进一步包括布置在鳍上的介电层。该电容器还进一步包括第二端子，该第二端子具有与鳍紧邻且毗邻地布置的与FinFET兼容的高K金属栅极。
[0007]根据本公开的另一方面，一种电容器包括半导体基板。该电容器还包括第一端子，该第一端子包括布置在半导体基板的表面上的第一组栅极。该电容器进一步包括第二端子，该第二端子包括布置在半导体基板的表面上的第二组栅极。该电容器还进一步包括布置在半导体基板的表面上的、位于第一组栅极与第二组栅极之间的鳍。这些鳍可以用介电薄膜来涂敷。
[0008]根据又一方面，一种电容器包括半导体基板。该电容器还包括第一端子，该第一端子具有布置在半导体基板的表面上的第一组鳍。该电容器进一步包括第二端子，该第二端子具有布置在半导体基板的表面上的第二组鳍。该电容器还进一步包括布置在第一组鳍与第二组鳍之间的介电层。
[0009]根据又一方面，给出了一种用于制造FinFET电容器的方法。该方法包括制造第一端子，该第一端子包括半导体基板的表面上的鳍。该方法还包括在鳍上沉积介电层。该方法进一步包括沉积与鳍紧邻且毗邻的与FinFET兼容的高K金属栅极。
[0010]根据另一方面，给出了一种用于制造FinFET电容器的方法。该方法包括制造第一端子，该第一端子具有布置在半导体基板的表面上的第一组栅极。该方法还包括制造第二端子，该第二端子具有布置在半导体基板的表面上的第二组栅极。该方法进一步包括制造布置在半导体基板的表面上的、位于第一组栅极与第二组栅极之间的鳍。该方法还包括用介电薄膜来涂敷这些鳍。
[0011]根据又一方面，给出了一种用于制造FinFET电容器的方法。该方法包括制造第一端子，该第一端子包括布置在半导体基板的表面上的第一组鳍。该方法还包括制造第二端子，该第二端子包括布置在半导体基板的表面上的第二组鳍。该方法还包括制造布置在第一组鳍与第二组鳍之间的介电层。
[0012]根据又一方面，给出了一种电容器。该电容器包括用于支撑至少一个鳍的装置。该电容器还包括布置在支撑装置的表面上的端子。该端子可以包括鳍。该电容器进一步包括布置在该端子上的用于绝缘的装置。该电容器还具有与该端子紧邻且毗邻地布置的导电栅极。
[0013]根据又一方面，给出了一种电容器。该电容器包括用于支撑鳍的装置。该电容器还包括第一端子，该第一端子包括布置在支撑装置的表面上的鳍。该电容器进一步包括第二端子，该第二端子也可包括布置在支撑装置的表面上的鳍。该电容器还具有布置在第一组鳍与第二组鳍之间的用于绝缘的装置。
[0014]这已较宽泛地勾勒出本公开的特征和技术优势以便下面的详细描述可以被更好地理解。本发明的其他特征和优点将在下文描述。本领域技术人员应该领会，本发明可容易地被用作改动或设计用于实施与本发明相同的目的的其他结构的基础。本领域技术人员还应认识到，这样的等效构造并不脱离所附权利要求中所阐述的本发明的教导。被认为是本发明的特性的新颖特征在其组织和操作方法两方面连同进一步的目的和优点在结合附图来考虑以下描述时将被更好地理解。然而要清楚理解的是，提供每一幅附图均仅用于解说和描述目的，且无意作为对本发明的限定的定义。
[0015]附图简述
[0016]本公开的特征、本质和优点将因以下结合附图阐述的具体描述而变得更加明显。
[0017]图1解说了根据本公开的一方面的FinFET工艺流程。
[0018]图2解说了从FinFET工艺流程制造的典型的电容器。
[0019]图3解说了根据本公开的一方面的从FinFET工艺流程制造的栅极-多晶(gate-poly)电容器。
[0020]图4解说了从FinFET工艺流程制造的典型的电容器。
[0021]图5解说了根据本公开的一方面的从FinFET工艺流程制造的栅极-栅极(gate-gate)电容器。
[0022]图6解说了根据本公开的一方面的从FinFET工艺流程制造的多晶-多晶(poly-poly)电容器。
[0023]图7-9解说了根据本公开的各个方面的用于制造FinFET电容器的方法。
[0024]图10解说了其中可有利地采用本公开的配置的示例性无线通信系统。
[0025]图11是解说根据本公开一方面的用于半导体组件的电路、布局以及逻辑设计的设计工作站的框图。
[0026]详细描述
[0027]以下结合附图阐述的详细描述旨在作为各种配置的描述，而无意表示可实践本文中所描述的概念的仅有的配置。本详细描述包括具体细节以便提供对各种概念的透彻理解。然而，对于本领域技术人员将显而易见的是，没有这些具体细节也可实践这些概念。在一些实例中，以框图形式示出众所周知的结构和组件以避免煙没此类概念。
[0028]本公开的一个方面涉及鳍式无源组件，诸如与FinFET工艺技术兼容的电容器。此夕卜，本公开的一个方面提供一种FinFET电容器，该FinFET电容器具有比金属-绝缘体-金属(MiM)或金属-氧化物-金属(MoM)电容器的介电常数显著更高的介电常数(K)。较高的介电常数可以是由于与较低K互连技术相比的高K金属栅极工艺而导致的。另外，FinFET电容器的一种配置呈现阳极与阴极之间较小的距离。具体地，在这种配置中，阳极与阴极之间的间距受到间隔物厚度的限制。此外，本公开的一个方面的FinFET电容器可被放置成与有源器件紧邻并且是可缩放的。即，根据本公开的一个方面，鳍式无源组件的较小高度可被放大，并且2D几何形状可被缩小以增加FinFET电容器的电容值。例如，FinFET无源组件(诸如FinFET电容器)的所提及方面与如图1中解说的FinFET工艺流程兼容。
[0029]图1解说了 FinFET工艺流程100的示例。该工艺流程始于绝缘体上覆硅(SOI)基板101。在SOI基板101上对半导体(例如，硅(Si))鳍103进行图案化。在半导体鳍103被图案化之后，该工艺执行多晶硅栅极沉积/光刻104以在SOI基板101上沉积多晶硅105和电阻器106。接下来，该工艺执行栅极蚀刻和间隔物形成107以蚀刻栅极并且创建氮化硅(Si3N4)间隔物108。最后，该工艺执行源极-漏极注入和快速热退火硅化109，以使得在各个表面上沉积硅化物(例如，硅化镍(NiSi)) 110。
[0030]图2解说了从工艺流程(诸如图1中所解说的工艺流程)制造的常规的FinFET栅极-多晶(gate-poly)电容器200。如图2中所解说的，常规的FinFET栅极-多晶电容器200包括基板204、栅极206和鳍202。
[0031]图3解说了根据本公开的一个方面的FinFET栅极-多晶电容器300。代表性地，FinFET栅极-多晶电容器300包括半导体基板302、布置在半导体基板302的表面上的鳍304、以及栅极306。如图3中所解说的，栅极306布置在半导体基板302的表面上并且与鳍304紧邻且毗邻地限定。图3进一步解说了在鳍304和栅极306的表面上限定的盖308，以完成FinFET栅极-多晶电容器300。
[0032]在图3的配置中，鳍304可以提供FinFET栅极-多晶电容器300的第一端子并且栅极306可以提供FinFET栅极-多晶电容器300的第二端子。根据一些方面，盖308可以是介电层。此外，可以在鳍304周围布置氧化物。此外，栅极306可以是与FinFET兼容的高介电常数(K)金属栅极。最后，沟道基板可被掺杂以降低灵敏度。
[0033]图4解说了从工艺流程(诸如图1中所解说的工艺流程)制造的常规的FinFET