专利名称：形成具有高电容量与低伏特系数的电容器的方法
技术领域：
本发明有关一种半导体元件形成的方法，特别是有关一种形成具有高电容量与低伏特系数的电容器的方法。
(2)背景技术如众所皆知的，平行板电容器的电容量为电极面积、介电层的介电常数与介电层厚度的函数，这是假设当平行板电容器的两极板皆为金属导体时。当其中的一电极为半导体，并形成于半导体与介电层介面间，即使外在偏压消失时，这样结构的电容量有时仍较两极板皆为金属的电容器的电容量低。当偏压应用于上述的结构中时，半导体中的空乏区会藉由减少或是增加电容量而有所成长或是缩小，其视极性而定。换句话说，如此的电容器具有较高的伏特系数(voltagecoefficient)，有时甚至120百万分之一/伏特；在许多集成电路中，这样高的伏特系数不会构成问题，但是对于许多模拟电路(例如模拟/数字转换器)而言，则无法容许这样的情形。
在集成电路制造中，必须涵盖如此的电容器时，常用到形成集成电路中的电容器的方法就是在两多晶硅层中夹一层氧化硅层(内-多晶硅氧化层，IPO)，此即著名的三明治夹层结构。在早期0.5微米混合模式制程中，电容器所利用的两多晶硅层必须充分掺杂使其具有电性(也就是具有金属导电性)，且在硅-介电层介面间形成的空乏区必须非常地薄。发展到0.35微米制程时，多晶硅层的掺杂便没有这么重的剂量了。
有许多文献都探讨到集成电路的电容器，但都没有处理伏特系数方面的问题。例如美国专利第5,389,832号中，博尔斯特勒等人(Boerstler et al)从偏压二极管形成电容器；美国专利5,016,070中，森德雷桑(Sundaresan)揭露一堆叠式互补金属氧化物半导体静态随机存取存储器与横跨连接电容器的结构。美国专利5,521,111中，萨托(Sato)则揭露沟槽堆叠式电容器的结构。美国专利4,731,696中，海姆斯等人(Himes et al.)处理伏特系数的问题，并揭露三层平行板电容器结构，其中两层介电层夹于三层导电平行板之间，而中间的平行板为半导体；而电压则作用于中间两层与外面两平行板。
当如此的结构应该显示低伏特系数时，其需要三道沉积步骤来制作电极与两分离介电层。然而，在沉积两分离介电层时，如果没有精确的厚度控制与制程控制，则会导致严重的问题；这也意味着当如此的结构存在于集成电路设计中时，标准制程必须被修改以适应其需要。
(3)发明内容本发明主要目的是提供一种形成集成电路中电容器的方法，以在下极板的上表面进行轻掺杂植入而改善电容器的电容量。
本发明的另一目的在于提供一种形成平板电极的方法；在下极板中心区域进行重掺杂植入而可以减少平板电容器的伏特系数。
根据以上所述的目的，本发明提供一集成电路中一电容器的方法，其包括提供一半导体底材，具有一导电层于半导体底材上；移除部分导电层以形成一电极；植入多个第一掺质于电极的一表面以形成一第一掺杂区；植入多个第二掺质于电极中以形成一第二掺杂区于第一掺杂区下方；及形成电容器包括电极。利用第一掺杂区与第二掺杂区同时增加电容器的电容量，并降低伏特系数。
(4)
图1A至图1D为根据本发明所揭示的形成集成电路中电容器的剖面示意图；及图2说明比较两先前技术与本发明的电容器的伏特系数与电容量。
(5)具体实施方式
当本发明以如下的实施例详细描述时，熟悉此领域的人士应有所认知在不脱离本发明的精神的前提下允许若干的修正与替换。所运用来揭示的结构或方法并不仅局限于特定的半导体元件，而图示亦是用来加以说明较佳实施例，而非加以限缩本发明范围。
本发明的半导体元件的不同部分并没有依照尺寸绘图。某些尺度与其他相关尺度相比已经被夸张，以提供更清楚的描述和对本发明的理解。另外，虽然图中显示的实施例是以具有宽度与深度在不同阶段的二维中显示，应该很清楚地了解到所显示的区域只是半导体元件的一部份，其中可能包含许多在三维空间中排列的元件。相对地，在制造实际的元件时，图示的区域具有三维的长度，宽度与高度。
本发明提供减少一电容器的伏特系数与增加电容量的方法，其包括提供一底材，具有一导电层于底材上；蚀刻导电层以形成电容器的一下电极；形成一第一掺杂区于下电极中；及以形成一第二掺杂区于下电极中，其中第二掺杂区位于第一掺杂区下方。
本发明实施例将参照下列图示加以说明。在图1A中，提供一底材10或是半导体晶片；在底材10中可以具有若干元件，例如隔离元件，或是区域，例如井，而未显示于图1A上。当然，在底材10上也可存在其他层，例如垫氧化层或热氧化层。接着在底材10上形成一导电层(Poly 0)，例如多晶硅层，用以后续蚀刻形成一电容器的下极板11。
然后为本发明的关键之一，在下极板11的上表面进行轻掺杂植入12；这样，在下极板11的上表面显示一轻掺杂区域13，如图1B所示。在上表面的轻掺杂区域13对于一电容器而言，具有增加电容量的优点。在本发明的一实施例中，以轻掺质，例如磷离子，应用于轻掺杂植入12中，剂量约为1E15至1E16原子/平方公分，能量约为20至40千电子伏特。本发明的另一关键，在下极板11中进行重掺杂植入14。在本实施例中，以重掺质，例如砷离子，应用于重掺杂植入14中，剂量约为1E14至1E15原子/平方公分，能量约为10至200千电子伏特。
不同于轻掺杂植入12，重掺杂植入14的掺质比起轻掺杂植入12的掺质，位于下极板11中较深的位置；如图1C所显示一重掺杂区域15。重掺杂区域15对于电容器而言，具有在未降低电容量的情形下，减少下极板11的电阻，这样，藉由存在于下极板11中心位置的重掺杂区域15，能够降低下极板11的伏特系数。另一方面，藉由存在于上表面的轻掺杂区域13，能够增加下极板11的电容量。
接着，在底材10上覆盖一介电层17，例如一氧化层，与另一导电层19，例如一多晶硅层。介电层17与导电层19接着被蚀刻以形成电容器的上极板与底材10上其他的半导体元件，如图1D所示。
图2说明比较两先前技术与本发明的电容器的伏特系数与电容量。制程1为在下极板的表面进行重掺杂植入；制程2在下极板的表面进行轻掺杂植入；制程3为根据本发明，在下极板的表面进行轻掺杂植入与在下极板中进行重掺杂植入。图上很明显可以观察到，根据本发明方法，可以降低伏特系数，并兼顾提高电容量。
以上所述仅为本发明的较佳实施例而已，并非用以限定本发明的范围；凡其它未脱离本发明所揭示的精神的情况下所完成的等效改变或替换，均应包含在权利要求所限定专利保护范围内。
权利要求
1.一种形成一集成电路中一电容器的方法，其特征在于，该方法包括提供一半导体底材，该半导体底材具有一导电层于该半导体底材上；移除部分该导电层以形成一电极；植入多个第一掺质于该电极的一表面以形成一第一掺杂区；植入多个第二掺质于该电极中以形成一第二掺杂区于该第一掺杂区下方；及形成包括该电极的该电容器。
2.如权利要求1所述的方法，其特征在于，所述的导电层至少包括一多晶硅层。
3.如权利要求1所述的方法，其特征在于，所述的第一掺质具有一剂量轻于该等第二掺质。
4.如权利要求1所述的方法，其特征在于，所述第一掺质至少包括磷离子。
5.如权利要求1所述的方法，其特征在于，所述的第二掺质至少包括砷离子。
6.一种减少一电容器的伏特系数与增加电容量的方法，其特征在于，该方法包括提供一底材，该底材具有一导电层于该底材上；蚀刻该导电层以形成该电容器的一下电极；形成一第一掺杂区于该下电极中；及以形成一第二掺杂区于该下电极中，其中，该第二掺杂区位于该第一掺杂区下方。
7.如权利要求6所述的方法，其特征在于，所述的第一掺杂区位于接近该下电极的一上表面处。
8.如权利要求6所述的方法，其特征在于，所述的第一掺杂区以植入一剂量约为1E15至1E16原子/平方公分的多个磷离子形成。
9.如权利要求6所述的方法，其特征在于，所述的第二掺杂区位于该下电极的一中心区域处。
10.如权利要求6所述的方法，其特征在于，所述的第二掺杂区以植入一剂量约为1E14至1E15原子/平方公分的多个砷离子形成。
11.如权利要求6所述的方法，其特征在于，所述的导电层至少包括一多晶硅层。
12.如权利要求6所述的方法，其特征在于还包括形成一介电层于该下电极上；及形成一多晶硅层于该介电层上以形成一上电极。
全文摘要
一种在一集成电路中形成一电容器的方法，其包括提供一半导体底材，具有一导电层于半导体底材上；移除部分导电层以形成一电极；植入多个第一掺质于电极的一表面以形成一第一掺杂区；植入多个第二掺质于电极中以形成一第二掺杂区于第一掺杂区下方；及形成包括电极的电容器。本发明利用第一掺杂区与第二掺杂区可同时增加电容器的电容量，并降低伏特系数。
文档编号H01L21/8242GK1402338SQ02143320
公开日2003年3月12日 申请日期2002年9月23日 优先权日2002年1月28日
发明者林明育, 王学文 申请人:联华电子股份有限公司