专利名称：功率半导体装置的制造方法
技术领域：
本发明涉及功率半导体装置的制造方法，特别涉及具有沟槽栅的功率半导体装置 的制造方法。
背景技术：
在功率半导体装置中，有作为用于控制大容量的功率的无触点开关而使用的功率 半导体装置。这样的大容量的装置，例如应用于省能源化不断发展的空调、冰箱、洗衣机等 的家电制品的逆变器电路，或应用于高速列车或地铁等的列车的电动机控制。进而，近年来 考虑地球环境，功率半导体装置应用于并用电动机和发动机而行驶的混合动力汽车的逆变 器(inverter)/变频器(converter)的控制中，或应用于太阳能发电或风力发电的变频器 用途。像这样功率半导体装置的应用领域不断扩大。此外，在功率半导体装置中，也有用于控制小容量的功率的功率半导体装置。作为 这样的装置，例如有小容量用的功率MOSFET (Metal-Oxide-Semiconductor Field-Effect Transistor，金属氧化物半导体场效应晶体管)。这样的MOSFET由于是单极器件，所以适于 高速开关，例如在便携式电话或游戏机中使用。此外，特别在低耐压型的功率MOSFET中，通 过图案微细化导致的沟道宽度的扩张和高电流密度化，能够降低通电时漏极-源极间电阻 (导通电阻)。可是，由于图案微细化有极限，所以为了进一步降低低耐压型的功率MOSFET的导 通电阻，有使用沟槽栅结构的情况。像这样具有沟槽栅的功率MOSFET及其制造方法，例如 在日本专利申请特开平09-246550号公报的图14 图31中公开。此外，沟槽栅不仅在M0SFET，也在IGBT (Insulated Gate Bipolar Transistor，绝 缘栅双极晶体管)中使用。这样的IGBT例如在日本专利申请特开2007-311627号公报中 公开。在功率半导体装置中，与性能的提高一起，也要求芯片成本的降低。对于芯片成本 的降低，芯片尺寸的缩小是有效的。可是，在便携式电话和便携式工具用途中需求量大并具 有很大市场的IA以下的小容量用的功率半导体装置中，芯片尺寸几乎达到底限，难以进一 步缩小芯片尺寸。因此为了降低芯片成本，要求芯片尺寸的缩小以外的对策，作为该方法的 一种，要求制造方法的简单化。
发明内容
本发明正是鉴于上述课题而完成的，其目的在于提供一种具有沟槽栅的功率半导 体装置的更简洁的制造方法。本发明的功率半导体装置的制造方法，具有以下工序准备半导体衬底，该半导体衬底具有一方的主面和另一方的主面，并且包含第一 层，该第一层具有第一导电型并在一方的主面侧配置。在第一层上形成具有多个开口部的 掩膜层。通过使用掩膜层导入杂质，从而在第一层上形成具有与第一导电型不同的第二导
3电型的第二层。通过使用掩膜层导入杂质，从而在第二层上形成具有第一导电型的第三层。 通过使用至少包含掩膜层的蚀刻掩膜进行蚀刻，形成贯通第二和第三层并到达第一层的沟 槽。形成覆盖沟槽的侧壁的栅极绝缘膜。在栅极绝缘膜上形成填充沟槽的沟槽栅。根据本发明的功率半导体装置的制造方法，在形成第二层、第三层、和沟槽的每一 个时，能够共同使用掩膜层。由此，能够通过更简洁的制造方法得到具有沟槽栅的功率半导 体装置。本发明的上述和其它的目的、特征、方面、以及优点，通过与附图相关地理解的关 于本发明的下面的详细的说明就能清楚了。
图1是概略地表示本发明的实施方式1的功率半导体装置的结构的部分剖面图。图2是本发明的实施方式1的功率半导体装置的制造方法的流程图。图3是形成图2的沟槽栅的工序的流程图。图4 图22是概略地表示本发明的实施方式1中的功率半导体装置的制造方法 的第一 第十九工序的每一个的部分剖面图。图23是比较例的功率半导体装置的制造方法的流程图。图24是形成图23的ρ基极区域的工序的流程图。图25是形成图23的η.源极区域的工序的流程图。图26是形成图23的ρ+接触区域(contact region)的工序的流程图。图27是形成图23的沟槽栅的工序的流程图。图28 图47是概略地表示比较例的功率半导体装置的制造方法的第一 第二十 工序的每一个的部分剖面图。图48是概略地表示本发明的实施方式1的第一变形例的功率半导体装置的制造 方法的一个工序的部分剖面图。图49是概略地表示本发明的实施方式1的第二变形例的功率半导体装置的结构 的部分剖面图。图50是概略地表示本发明的实施方式2的功率半导体装置的结构的部分剖面图。图51是概略地表示本发明的实施方式3的功率半导体装置的结构的部分剖面图。图52是本发明的实施方式3的功率半导体装置的制造方法的流程图。图53是图52的ρ基极形成的流程图。图54 图74是概略地表示本发明的实施方式3中的功率半导体装置的制造方法 的第一 第二十一工序的部分剖面图。图75A是本发明的实施方式3的功率半导体装置的杂质分布图，是离子刚注入后 的图。图75B是本发明的实施方式3的功率半导体装置的杂质分布图，是驱入后的图。图76A是本发明的实施方式3的第一变形例的功率半导体装置的杂质分布图，是 离子刚注入后的图。图76B是本发明的实施方式3的第一变形例的功率半导体装置的杂质分布图，是 驱入后的图。
图77是概略地表示本发明的实施方式3的第二变形例的功率半导体装置的制造 方法的一个工序的部分剖面图。
具体实施例方式下面，基于附图对本发明的一个实施方式进行说明。(实施方式1)参照图1，本实施方式的功率半导体装置Dl是具有沟槽栅结构的η沟道型功率 MOSFET0该功率半导体装置Dl具有η+层1、η层2、ρ基极区域5、ρ+接触区域6 (高浓度区 域)、η+源极区域7、栅极氧化膜11、沟槽栅12、氧化膜13、14、源极电极17、和漏极电极18。η+层1、η层2和η+源极区域7由η型(第一导电型)半导体构成。此外，η+层1 和η+源极区域7的每一个具有比η层2的杂质浓度高的杂质浓度。ρ基极区域5和ρ+接触 区域6由ρ型(与第一导电型不同的第二导电型)半导体构成。源极电极17在以贯通氧 化膜14的方式形成的源极触点(source contact) 16中，以与p+接触区域6和n+源极区域 7的每一个接触的方式设置。漏极电极18设置在η+层1的背面(图1中的下表面)上。接着，对功率半导体装置Dl的制造方法进行说明。参照图4，首先，准备具有上表面(一方的主面)和背面(另一方的主面)的晶片 WFl (半导体衬底)(图2，步骤S11)。晶片WFl具有η+层1和η层2(第一层)。η+层1由 高浓度的η型(第一导电型)半导体构成。η层2由具有比η+层1的浓度低的浓度的η型 半导体构成。η层2配置在晶片WFl的上表面侧。例如晶片WFl在作为η+层1的硅衬底上， 通过进行硅的外延生长而形成。接着，作为掩膜层，形成具有多个开口部的氧化膜3 (图8)(图2 步骤S12)。具体 地，进行以下的工序。参照图5，在η层2上形成氧化膜3。氧化膜3的膜厚例如为0. 5 μ m。参照图6，在氧化膜3上通过光刻法形成第一抗蚀剂图案R11。第一抗蚀剂图案 Rll具有多个开口部。该多个开口部在一个方向(图6的横方向)中以与单元尺寸CSl相 等的周期(一个周期)设置，并且各开口部在上述一个方向中具有开口宽度0W1。例如，单 元尺寸CSl为5 μ m，开口宽度OWl为2 μ m。参照图7和图8，将第一抗蚀剂图案Rll作为掩膜对氧化膜3进行蚀刻。接着除去 第一抗蚀剂图案R11。通过上述图5 图8的工序形成由氧化膜3构成的掩膜层。由此，掩膜层的图案 与第一抗蚀剂图案Rll的图案对应。参照图9，接着使用氧化膜3构成的掩膜层，作为用于赋予ρ型(第二导电型)的 导电型的杂质，注入硼(B)离子。参照图10，被注入的硼通过驱入(drive in)而扩散。由此，在η层2上、并且在俯 视中的氧化膜3的开口部和其附近的位置，形成ρ基极区域5 (第二层)(图2 步骤S13)。在该ρ基极区域5形成时，在η层2上、且被氧化膜3覆盖的区域中，从氧化膜3 的多个开口部中的相互相邻的1对开口部的每一个起扩散硼。由此，在η层2上、且在俯视 中相互相邻的P基极区域5之间的区域形成ρ+接触区域6。ρ+接触区域6与ρ基极区域5 不同，是在驱入中从两侧(图10的左右侧)接受硼的扩散的区域(二重扩散区域)。因此在表面侧(图10的上表面侧)，P+接触区域6 (高浓度区域)的硼浓度(杂质浓度)变得 比P基极区域5 (第二层)的硼浓度高。例如，ρ基极区域5的表面浓度是1\1017 5父1017(^_3，扩散深度00是311111。此 外，P+接触区域6的扩散深度例如是2 μ m。参照图11，接着使用氧化膜3构成的掩膜层，作为用于赋予η型的导电型的杂质， 注入砷(As)离子。参照图12，被注入的砷通过驱入而扩散。由此，在ρ基极区域5上、且在俯视中的 氧化膜3的开口部和其附近的位置，形成η.源极区域7 (第三层)(图2 步骤S14)。例如， η+源极区域7的表面浓度为1 X IO19 1 X IO20Cm-3,扩散深度DD是0. 5 μ m。接着，形成沟槽栅12(图1)(图2:步骤S15)。具体地，进行以下的工序。参照图13和图14，首先通过CVD (Chemical Vapor D印osition，化学气相沉积)法 在上表面整体上形成氧化膜8。接着，通过各向异性干法蚀刻，对氧化膜8进行回蚀刻。由 此，氧化膜8中的氧化膜3的侧壁上的部分被有选择地残留，由此形成侧壁氧化膜9 (侧壁 膜)(图3 步骤S15a)。侧壁氧化膜9通过对氧化膜3的开口部进行设框(frame)而使其 狭窄。通过侧壁氧化膜9而缩窄的开口部的宽度例如是1 μ m。参照图15和图16，使用氧化膜3和侧壁氧化膜9构成的蚀刻掩膜，形成贯通η+源 极区域7和ρ基极区域5到达η层2的沟槽10 (图3 步骤S15b)。沟槽10的深度例如是 3. 5 μ m0接着除去氧化膜3和侧壁氧化膜9。参照图17，在整个面堆积栅极氧化膜11。由此形成覆盖沟槽10的侧壁的栅极氧 化膜11 (图3 步骤S15C)。栅极氧化膜11的膜厚例如为0. 1 μ m。参照图18，在整个面堆积导电性的多晶硅膜，接着对该多晶硅膜进行回蚀刻。由 此，通过仅在沟槽10内部残留多晶硅膜，从而在栅极氧化膜11上形成填充沟槽10的沟槽 栅12(图3 步骤S15d)。参照图19，为了绝缘沟槽栅12，形成氧化膜13，进而在上表面整体形成用于绝缘 栅极电极的氧化膜14。氧化膜14的膜厚例如为1 μ m。参照图20和图21，在氧化膜14上通过光刻法形成第二抗蚀剂图案R12。第二抗 蚀剂图案R12具有对应于源极触点16(图1)的开口部。接着，将第二抗蚀剂图案R12作为掩膜对氧化膜14进行蚀刻，由此形成源极触点 16。源极触点16的宽度例如为2. 5 μ m。参照图22，形成源极电极17 (图2 步骤S16)。源极电极17的材料例如是铝或铝 硅(aluminum silicon)。源极电极17的膜厚能任意地设定。更具体地，例如源极电极17 的材料是被添加了 1 %的硅的铝，源极电极17的膜厚是3. 6 μ m。再次参照图1，在η+层1的背面(图1中的下表面)上形成漏极电极18(图2 步 骤S17)。由此，得到功率半导体装置Dl。再有，虽然在上述中没有说明，但也可以进行晶片的洗净工序、硼注入时的掩膜 氧化形成工序、用于向沟槽栅的电连接的栅极电极的形成工序、源极电极的形成后的覆盖 (overcoating)膜形成工序、阻挡金属的形成工序、以及半导体衬底的背面磨削工序。接着，对比较例的功率半导体装置DZ (图47)的制造方法进行说明。
参照图28，准备具有η+层101和η层102的晶片(图23:步骤S91)。该晶片与晶 片WFl (图4)相同。接着，形成ρ基极区域103 (图47)(图23 步骤S92)。具体地，进行以下的工序。参照图29和图30，首先露出形成晶体管的区域，覆盖其之外的区域(终端区域， peripheral region)的抗蚀剂图案(未图示)通过光刻来形成(图24 步骤S92a)。使用 该抗蚀剂图案构成的掩膜层注入硼(B)离子(图24 步骤S92b)。在除去该抗蚀剂图案之 后，被注入的硼通过驱入而扩散(图24 步骤S92c)。由此，在η层102上形成ρ基极区域 103。接着，形成η+源极区域105 (图47)(图23 步骤S93)。具体地，进行以下的工序。参照图31 图33，在ρ基极区域103上通过光刻法形成抗蚀剂图案R91 (图25 步骤S93a)。使用抗蚀剂图案R91构成的掩膜层注入砷(As)离子(图25 步骤S93b)。在 除去抗蚀剂图案R91之后，被注入的砷通过驱入而扩散(图25:步骤S93c)。由此，形成η+ 源极区域105。接着，形成P+接触区域107 (图47)(图23 步骤S94)。具体地，进行以下的工序。参照图34 图36，在η+源极区域105上通过光刻法形成抗蚀剂图案R92 (图26 步骤S94a)。使用由抗蚀剂图案R92构成的掩膜层注入硼(B)离子(图26 步骤S94b)。在 除去抗蚀剂图案R92之后，被注入的硼通过驱入而扩散(图26 步骤S94c)。由此，形成p+ 接触区域107。接着，形成沟槽栅111 (图47)(图23 步骤S95)。具体地，进行以下的工序。参照图37 图42，形成覆盖上表面前表面的氧化膜108 (图27 步骤S95a)。在 氧化膜108上通过光刻法形成抗蚀剂图案R93 (图27 步骤S95b)。将抗蚀剂图案R93作为 掩膜进行使用，对氧化膜108进行蚀刻(图27 步骤S95c)。通过该蚀刻对氧化膜108进行 构图。接着，将该被构图后的氧化膜108用于蚀刻掩膜，进行硅蚀刻，由此形成沟槽109(图 27:步骤S95d)。在除去氧化膜108后，形成栅极氧化膜110 (图27:步骤S95e)。接着，在 整个面堆积导电性的多晶硅膜，接着对该多晶硅膜进行回蚀刻。由此，通过仅在沟槽109内 部残留多晶硅膜，从而在栅极氧化膜110上形成填充沟槽109的沟槽栅111 (图27 步骤 S95f)。接着形成源极电极116 (图47)(图23 步骤S96)。具体地进行以下工序参照图43 图46，在上表面整体形成氧化膜113。在氧化膜113上通过光刻法形 成具有对应于源极触点115 (图47)的开口部的抗蚀剂图案R94。接着，将抗蚀剂图案R94作 为掩膜进行使用，对氧化膜113进行蚀刻，由此形成源极触点115。接着形成源极电极116。参照图47，在η+层101的背面(图47中的下表面)上形成漏极电极117(图23 步骤S97)。由此，得到比较例的功率半导体装置DZ。在上述比较例中，至少进行对应于步骤S92a(图24)的光刻，和对应于抗蚀剂图案 R91 R94的光刻的共计5次光刻工序。相对于此，根据本实施方式，只要进行对应于第一 抗蚀剂图案Rll (图6)和第二抗蚀剂图案R12(图20)的2次光刻工序即可，即根据本实施 方式，能够减少3次光刻工序的量，因此，能够使功率半导体装置的制造方法简洁化。此外，在上述比较例中，为了充分地降低在抗蚀剂图案Rl R93之间的重合误差， 需要进行高精度的光刻。相对于此，根据本实施方式，基于通过第一抗蚀剂图案Rll形成的
7图案，形成P+接触区域6、n+源极区域7和沟槽10的工序以自动调整的方式进行。由此，根 据本实施方式，在光刻工序中不需要进行高精度的重合，因此功率半导体装置的制造方法 被简洁化。此外，在上述比较例中，需要用于形成ρ+接触区域107的独立的工序(图23 步骤 S94)。相对于此，根据本实施方式，因为随着形成ρ基极区域5的工序(图2:步骤S13)而 形成P+接触区域6，所以功率半导体装置的制造方法被简洁化。再有，在本实施方式中，对应于步骤S15a (图3)形成侧壁氧化膜9 (图14)，但为了 进一步的制造方法的简洁化，也可以省略侧壁氧化膜9的形成。在该情况下，因为蚀刻掩膜 不包含侧壁氧化膜9 (图14)，所以通过该蚀刻掩膜形成的沟槽IOV (图48)比沟槽10 (图 15)宽度宽。此外，本实施方式的功率半导体装置Dl (图1)具有ρ+接触区域6。用于对P+接 触区域6赋予ρ型的硼浓度，在表面侧(图10的上表面侧)比ρ基极区域5的硼浓度高。 通过像这样具有高硼浓度的P+接触区域6的表面侧的部分与源极电极17(图1)接触，能 够更欧姆性地连接源极电极17。关于用于更可靠地形成该ρ+接触区域6的设计尺寸规定， 在以下进行说明。参照图49，作为本实施方式的功率半导体装置Dl的变形例的功率半导体装置 DlV,代替本实施方式的单元尺寸CSl (图6)，具有单元尺寸CSm。单元尺寸CSm，等于ρ基 极区域5的扩散深度的0. 8倍的2倍、即等于ρ基极区域5的扩散深度的1. 6倍，与开口宽 度OWl (图6)的和。例如，在开口宽度OWl为3 μ m，ρ基极区域5的扩散深度为3 μ m的情 况下，单元尺寸CSm变为大约8 μ m。根据上述单元尺寸CSm，相邻的ρ基极区域5在触点E6相接，并没有形成P+接触 区域6(图1)。由此，通过使单元区域CSl比单元区域CSm小，能够可靠地形成ρ+接触区域 6。(实施方式2)参照图50，本实施方式的功率半导体装置DlI是具有沟槽栅结构的IGBT，在功率 半导体装置Dl (图1)的漏极电极18和η+层1之间具有ρ+半导体区域63。ρ+半导体区域 63具有ρ型，作为IGBT的集电极层而设置。此外，在本实施方式中，源极电极17、漏极电极 18和η+源极区域7的每一个，作为发射极电极、集电极电极和η+集电极区域发挥功能。再有，关于上述以外的结构，由于与上述实施方式1的结构大致相同，所以对同一 或对应的要素赋予同一附图标记，不重复其说明。该功率半导体装置D1I，通过对上述实施方式1的制造方法，附加在形成漏极电极 18前在晶片WFl (图4)的背面(另一方的主面)上形成ρ+半导体区域63的工序而得到。或者，功率半导体装置D1I，也能够在上述实施方式1的制造方法中，通过代替晶 片WFl (图4)，使用依次层叠了 ρ+半导体区域63、η+层1、η层2的晶片(半导体衬底)来 得到。S卩，功率半导体装置DlI也能够通过代替晶片WFl (图4)，使用在上表面(一方的主 面)侧配置η层2，在背面(另一方的主面)侧配置P+半导体区域63，在η层2和ρ+半导 体区域63之间配置了 η+层1的晶片来得到。这样的晶片，例如通过在作为P+半导体区域 63的硅衬底上的硅的外延生长形成η+层1和η层2来获得。根据本实施方式，在功率半导体装置为IGBT的情况下，能够得到与实施方式1相
8同的效果。(实施方式3)参照图51，本实施方式的功率半导体装置D2是具有沟槽栅结构的载流子蓄积型 IGBT0该功率半导体装置D2具有p+半导体区域31、n+层32、n层33、n+载流子蓄积层36、 P基极区域37、ρ+接触区域38 (高浓度区域)、n+发射极区域39、栅极氧化膜43 (栅极绝缘 膜)、沟槽栅44、氧化膜45、46、发射极电极49、和集电极电极50。n+层32、n层33、n+载流子蓄积层36、和η+发射极区域39由η型(第一导电型) 半导体构成。此外，η+层32和η+载流子蓄积层36、和η+发射极区域39的每一个具有比η 层33的杂质浓度高的杂质浓度。ρ基极区域37和ρ+接触区域38由ρ型(与第一导电型不同的第二导电型)半导 体构成。P+接触区域38的杂质浓度，在上表面侧(面向发射极电极49的一侧)中，比P基 极区域37的杂质浓度高。发射极电极49在以贯通氧化膜46的方式形成的发射极触点48中，以与ρ+接触 区域38和η+发射极区域39的每一个接触的方式设置。集电极电极50设置在ρ+半导体区 域31的背面(图51的下表面)上。接着，对功率半导体装置D2的制造方法进行说明。参照图54，首先，准备具有上表面(一方的主面)和背面(另一方的主面)的晶 片WF2 (半导体衬底)(图52，步骤S21)。晶片WF2具有ρ+半导体区域31、η+层32、和η层 33(第一层)。ρ+半导体区域31由高浓度的ρ型半导体构成。η层33由具有比η+层32的 浓度低的浓度的η型半导体构成。η层33和ρ+半导体区域31的每一个配置在晶片WF2的 上表面侧和下表面侧。例如，晶片WF2通过在作为ρ+半导体区域31的硅衬底上的硅的外 延生长而形成。接着，作为掩膜层，形成具有多个开口部的氧化膜34(图57)(图52 步骤S22)。 具体地，进行以下的工序。参照图55，在η层33上形成氧化膜34。氧化膜34的膜厚例如为0. 5 μ m。参照图56，在氧化膜34上通过光刻法形成第一抗蚀剂图案R21。第一抗蚀剂图案 R21具有多个开口部。该多个开口部在一个方向(图56的横方向)中以与单元尺寸CS2相 等的周期(一个周期)设置，并且各开口部在上述一个方向中具有开口宽度0W2。例如，单元 尺寸CS2为ΙΟμπι，开口宽度0W2为2μπι。此外，第一抗蚀剂图案R21的膜厚例如为1 μ m。参照图57，将第一抗蚀剂图案R21作为掩膜对氧化膜34进行蚀刻。通过上述图55 图57的工序，形成包含氧化膜34的掩膜层。由此，掩膜层的图 案与第一抗蚀剂图案R21的图案对应。接着，形成η+载流子蓄积层36 (图52 步骤S23)。具体地，进行以下的工序。参照图58，使用包含氧化膜34的掩膜层，作为用于赋予η型的导电型的杂质，注入 磷(P)离子(图53 步骤S23a)。该离子注入的加速能量，例如是150keV。接着除去第一 抗蚀剂图案R21。参照图59和图60，由被注入的磷构成的杂质IP通过驱入而扩散(图53 步骤 S23b)。通过上述图58 图60的工序在η层33上形成η+载流子蓄积层36。例如，η+载流子蓄积层36的表面浓度是1 X IO15Cm-3,扩散深度DD是5 μ m。参照图61，接着使用由氧化膜34构成的掩膜层，作为用于赋予ρ型的导电型的杂 质，注入硼(B)离子。参照图62，被注入的硼通过驱入而扩散。由此，在隔着η+载流子蓄积层36的η层 33上、且在俯视中的氧化膜34的开口部和其附近的位置，形成ρ基极区域37 (第二层)(图 52 步骤 S24)。在该ρ基极区域37形成时，对隔着η+载流子蓄积层36的η层33上、且被氧化膜 34覆盖的区域，从氧化膜34的多个开口部中的相互相邻的1对开口部的每一个起扩散硼。 由此，在隔着η+载流子蓄积层36的η层33上、且在俯视中相互相邻的ρ基极区域37之 间的区域，形成P+接触区域38。ρ+接触区域38与ρ基极区域37不同，是在驱入中从两侧 (图62的左右侧)接受硼的扩散的区域(二重扩散区域)。因此在表面侧(图62的上表 面侧)，P+接触区域38 (高浓度区域)的硼浓度(杂质浓度)变得比ρ基极区域37 (第二 层)的硼浓度高。例如，？基极区域37的表面浓度是1\1017 5\1017(^_3，扩散深度是311111。此 外，P+接触区域38的扩散深度例如是2 μ m。参照图63，接着使用氧化膜34构成的掩膜层，作为用于赋予η型的导电型的杂质， 注入砷(As)离子。参照图64，被注入的砷通过驱入而扩散。由此，在ρ基极区域37上、且在俯视中的 氧化膜34的开口部和其附近的位置，形成η.发射极区域39 (第三层)(图52 步骤S25)。 例如，η+发射极区域39的表面浓度为1 X IO19 1 X 102°cm_3，扩散深度是0. 5 μ m。接着，形成沟槽栅44(图51)(图52 步骤S26)。具体地，与实施方式1的步骤 S15a S15d(图3)同样地，进行以下的工序。参照图65和图66，首先通过CVD法在上表面整体上形成氧化膜40。接着，通过各 向异性干法蚀刻，对氧化膜40进行回蚀刻。由此，氧化膜40中的氧化膜34的侧壁上的部 分被有选择地残留，由此形成侧壁氧化膜41 (侧壁膜)(图3 步骤S15a)。侧壁氧化膜41 通过对氧化膜3的开口部进行设框而使其狭窄。通过侧壁氧化膜41而缩窄的开口部的宽 度例如是1 μ m。参照图67和图68，使用由氧化膜34和侧壁氧化膜41构成的蚀刻掩膜，形成贯通 n+发射极区域39、p基极区域37和η+载流子蓄积层36并到达η层33的沟槽42 (图3 步 骤S15b)。沟槽42的深度例如是6 μ m。接着除去氧化膜34和侧壁氧化膜41。参照图69，在整个面堆积栅极氧化膜43。由此形成覆盖沟槽42的侧壁的栅极氧 化膜43 (图3 步骤S15c)。栅极氧化膜43的膜厚例如为0. 1 μ m。参照图70，在整个面堆积导电性的多晶硅膜，接着对该多晶硅膜进行回蚀刻。由 此，通过仅在沟槽42内部残留多晶硅膜，从而在栅极氧化膜43上形成填充沟槽42的沟槽 栅44(图3 步骤S15d)。参照图71，为了绝缘沟槽栅44，形成氧化膜13，进而在上表面整体形成用于绝缘 栅极电极的氧化膜46。氧化膜46的膜厚例如为1 μ m。参照图72和图73，在氧化膜46上通过光刻法形成第二抗蚀剂图案R22。第二抗蚀剂图案R22具有对应于发射极触点48 (图51)的开口部。接着，将第二抗蚀剂图案R22作为掩膜进行使用，对氧化膜46进行蚀刻，由此形成 发射极触点48。发射极触点48的宽度例如为8 μ m。参照图74，形成发射极电极49 (图52 步骤S27)。发射极电极49的材料例如是 铝或铝硅。发射极电极49的膜厚能任意地设定。更具体地，例如发射极电极49的材料是 被添加了 1 %的硅的铝，发射极电极49的膜厚是3. 6 μ m。再次参照图51，在p+半导体区域31的背面(图51中的下表面)上形成集电极电 极50(图52 步骤S28)。由此，得到功率半导体装置D2。再有，虽然在上述中没有说明，但也可以进行晶片的洗净工序、硼注入时的掩膜氧 化形成工序、用于向沟槽栅的电连接的栅极电极的形成工序、发射极电极的形成后的覆盖 膜形成工序、阻挡金属的形成工序、以及半导体衬底的背面磨削工序。根据本实施方式，在功率半导体装置为载流子蓄积型IGBT的情况下，能够得到与 实施方式1相同的效果。再有，由于本实施方式的离子注入工序使用150keV左右的加速能量，所以如图 75A所示那样，磷(P)被注入到比较浅的区域。因此，如图75B所示，即使在驱入后磷(P)也 残留在比较浅的区域中。由此，对于通过硼(B)添加而形成的ρ基极区域37，较强地产生磷 (P)导致的补偿掺杂(counter doping)的影响。为了降低该补偿掺杂导致的影响，将离子注入机的加速能量条件作为MeV水平， 对磷(P)进行注入也可。由此，如图76A所示，磷(P)与本实施方式相比能够被注入到较深 的区域。因此，如图76B所示，在驱入后磷(P)集中在更深的区域中，因此减少了该补偿掺 杂的影响。结果，可以预见晶体管的阈值电压的稳定化。此外，在本实施方式中，对应于步骤S 15a (图3)形成了侧壁氧化膜41 (图66)，但 为了进一步的制造方法的简洁化，也可以省略侧壁氧化膜41的形成。在该情况下，因为蚀 刻掩膜不包含侧壁氧化膜41 (图66)，所以通过该蚀刻掩膜形成的沟槽42V(图77)变得比 沟槽42 (图67)宽度宽。再有，在上述各实施方式的说明中，第一和第二导电型的每一个是η型和ρ型，但 本发明并不被限定于此，第一和第二导电型的每一个是P型和η型也可。此外，作为形成具有多层结构的晶片(半导体衬底)的方法，针对利用外延生成的 方法进行了说明，但本发明并不被限定于此，晶片例如通过FZ(Fl0ating Zone，浮区)法形 成也可。此外，针对在形成侧壁氧化膜(侧壁膜)之前形成η+源极区域或η+发射极区域 (第三层)的方法进行了说明，但本发明并不限定于此，在形成侧壁氧化膜(侧壁膜)之后 形成η+源极区域或η+发射极区域(第三层)也可。此外，针对功率半导体装置是硅器件的情况进行了说明，但本发明并不被限定于 此，例如，也可以是近年来进行开发的、期待是高效率的碳化硅(silicon carbide)器件。对本发明详细地进行了说明和表示，但这只是为了举例表示，并不是限定，可以很 明确地理解本发明的范围是通过本发明的技术方案所要求的范围来解释的。
权利要求
一种功率半导体装置的制造方法，其中，具备准备半导体衬底的工序，该半导体衬底具有一方的主面和另一方的主面，并且包含第一层，该第一层具有第一导电型并在所述一方的主面侧配置；在所述第一层上形成具有多个开口部的掩膜层的工序；通过使用所述掩膜层导入杂质，从而在所述第一层上形成具有与所述第一导电型不同的第二导电型的第二层的工序；通过使用所述掩膜层导入杂质，从而在所述第二层上形成具有所述第一导电型的第三层的工序；通过使用至少包含所述掩膜层的蚀刻掩膜进行蚀刻，形成贯通所述第二层和所述第三层并到达所述第一层的沟槽的工序；形成覆盖所述沟槽的侧壁的栅极绝缘膜的工序；以及在所述栅极绝缘膜上形成填充所述沟槽的沟槽栅的工序。
2.根据权利要求1所述的功率半导体装置的制造方法，其中，还具备在形成所述第二 层的工序之后，为了缩窄所述多个开口部而在所述掩膜层的侧壁上形成侧壁膜的工序，所述蚀刻掩膜包含所述侧壁膜。
3.根据权利要求1所述的功率半导体装置的制造方法，其中，在形成所述第二层的工 序中，还包括如下工序，即，通过从所述多个开口部中的相互相邻的1对开口部的每一个， 向所述第一层的被所述掩膜层覆盖的区域导入杂质，从而在表面侧中形成具有比所述第二 层的杂质浓度高的杂质浓度的高浓度区域的工序。
4.根据权利要求1所述的功率半导体装置的制造方法，其中，所述掩膜层的所述多个 开口部在一个方向以一个周期设置，并且所述掩膜层的所述多个开口部的每一个在所述一 个方向具有一个宽度，所述一个周期小于所述一个宽度与所述第二层的扩散深度的1. 6倍的和。
5.根据权利要求1所述的功率半导体装置的制造方法，其中，还具备在所述半导体衬 底的所述另一方的主表面上形成具有所述第二导电型的半导体区域的工序。
6.根据权利要求5所述的功率半导体装置的制造方法，其中，还具备通过使用所述掩 膜层导入杂质，从而在所述第一层上形成具有所述第一导电型的载流子蓄积层的工序，形成所述第二层的工序是通过在隔着所述载流子蓄积层的所述第一层上形成所述第 二层来进行。
7.根据权利要求6所述的功率半导体装置的制造方法，其中，形成所述载流子蓄积层 的工序使用离子注入机来进行。
8.根据权利要求1所述的功率半导体装置的制造方法，其中，所述半导体衬底包含在 所述另一方的主面侧配置的具有所述第二导电型的半导体区域。
9.根据权利要求8所述的功率半导体装置的制造方法，其中，还具备通过使用所述掩 膜层导入杂质，从而在所述第一层上形成具有所述第一导电型的载流子蓄积层的工序，形成所述第二层的工序是通过在隔着所述载流子蓄积层的所述第一层上形成所述第 二层来进行。
10.根据权利要求9所述的功率半导体装置的制造方法，其中，形成所述载流子蓄积层 的工序使用离子注入机来进行。
全文摘要
本发明涉及功率半导体装置的制造方法。在第一层(2)上形成具有多个开口部的掩膜层。通过使用掩膜层导入杂质，从而在第一层(2)上形成具有与第一导电型不同的第二导电型的第二层(5)。通过使用掩膜层导入杂质，从而在第二层(5)上形成具有第一导电型的第三层(7)。通过使用至少包含掩膜层的蚀刻掩膜进行蚀刻，形成贯通第二层(5)和第三层(7)并到达第一层(2)的沟槽(10)。形成覆盖沟槽(10)的侧壁的栅极绝缘膜(11)。在栅极绝缘膜(11)上形成填充沟槽(10)的沟槽栅(12)。
文档编号H01L21/027GK101901765SQ20091022178
公开日2010年12月1日 申请日期2009年11月16日 优先权日2009年3月17日
发明者楢崎敦司 申请人:三菱电机株式会社