专利名称：数字随耦器、数字储存组件以及静态随机存取内存的制作方法
技术领域：
本实用新型有关于一种储存装置，特别有关于一种应用数字随耦器、及其建构而成的数字储存组件；更有关于应用上述数字储存组件建构而成的SRAM内存。
现有技术在先进的CMOS制程中，浅沟槽隔离(STI)是一种常用的隔离方法。然而由邻近源极或汲极的电场穿透至通道或是基底的效应是显著的，特别是STI的间隔缩小至小于0.15um。强化并且利用电场穿透效应以形成有用的垂直电阻和场效晶体管(FET)的技术已经揭露。图1A-图1B表示p型垂直电阻。图1B中的p型垂直电阻是由一般CMOS制程制造，图1A的STI、n+掺杂区比第图1B的STI、n+掺杂区深。垂直电阻可以由现有CMOS制程加上额外的三道光罩程序制造而成。其中一道光罩是用于蚀刻浅沟槽隔离区120、122，另一道光罩是用于n+控制接面110、112的高能离子植入，再另一道光罩是特别用于垂直通道区101的离子植入用以调整掺杂浓度。P型垂直通道区101的电阻值随着n+控制接面110、112的偏压Vn变化。当偏压Vn的电压在接地电位，p型垂直通道区101在侧壁产生一小空乏区。垂直电阻的电阻值主要是由垂直通道区101的截面积所决定。当偏压Vn为高电压，空乏区扩大，甚至扩大至整个垂直信道，或者垂直信道区101甚至进入反转区，则垂直电阻的电阻值也就增加到非常大。
图1所示的p型“场控”(field control)电阻的n+控制接面110、112可以改善为图2A或是图2B所示的p+控制接面130、132，其下方各有一n型底座(n-base)140、142用以隔绝p型基底200，因此p+控制接面130、132可以偏压在零伏特，甚至是负电压，例如-Vcc，如图2B所示。当p+控制接面130、132的偏压Vp在负电压，p型垂直通道区101在浅沟槽隔离区120、122的侧壁进入电洞累积区(偏压Vp在更负电压，电洞累积更显著)，垂直场效晶体管导通。如图2A所示，当偏压Vp在+Vcc，p型垂直通道区101在浅沟槽隔离区120、122的侧壁完全进入空乏区(或者甚至进入反转区)，如果掺杂浓度够低，则垂直场效晶体管关闭。偏压Vp所需要的正、负电压是由芯片上的电荷帮浦(charge pump)产生。n型底座140、142的掺杂制程是接着p+控制接面130、132的p+掺杂制程。由于p+控制接面130、132和p型垂直通道区101之间有较小的费米能阶差，p+控制接面130、132有容易感应电洞累积的好处。垂直场效晶体管亦可以只由一个浅沟槽隔离区的侧壁用一个控制接面操作。p型垂直场效晶体管的操作方式是异于现有接面场效晶体管，以及表面金氧半晶体管。
图3A表示p型垂直场效晶体管的结构图。图3B表示p型垂直场效晶体管的I-V特性曲线图(基底接地时)。当p+控制接面130、132的偏压Vp是在-Vcc，p型垂直通道的表面是在强累积区，大电流Ir流过垂直场效晶体管，也就是强导通。当p+控制接面130、132的偏压Vp是在+Vcc，p型垂直通道完全是在空乏区，小漏电流流过垂直场效晶体管，也就是关闭。当p+控制接面130、132的偏压Vp是在接地，p型垂直通道的表面是在轻微累积区(是由于p+控制接面130、132和p型垂直通道区101之间有较小的费米能阶差)，电流Ir流过垂直场效晶体管，也就是正常导通。当跨于垂直场效晶体管的电压Vr增加到更大的正电压，由于p型垂直通道区101上方和p+控制接面130、132的电位差，p型垂直通道区101上方电洞累积更剧烈，电流Ir增加的更快。在本实用新型中，对于正的电压Vr(0v到Vcc)，正常导通已经足够。
同样地，相同的原理也可以应用于垂直n型电阻以及垂直n型场效晶体管，其形成和操作是类似的，把图1、图2垂直p型场效晶体管的极性和偏压反转。
图4A表示n型垂直场效晶体管的结构图。图4B表示n型垂直场效晶体管的I-V特性曲线图(n型井区202系偏压在Vcc)。当n+控制接面110、112的偏压Vn大于Vcc时，n型垂直通道的表面显然是在电子累积区(当偏压Vn在更大的正电压，例如在+2Vcc时，则是在强电子累积区)，电流Ir流过n型垂直场效晶体管，也就是导通。当n+控制接面110、112的偏压Vn是+Vcc时，n型垂直通道的表面是在轻微累积区(是由于n+控制接面110、112和低掺杂n型垂直通道区102之间有较小的费米阶差)，电流Ir流过垂直场效晶体管，也就是适当(moderate)导通。当n+控制接面110、112的偏压Vn为接地，n型垂直通道完全是在空乏区，小漏电流流过垂直场效晶体管，也就是关闭。
当跨于垂直场效晶体管的电压(也就是Vcc-Vr)增加到更大的电压，n型垂直信道区101侧壁上方电子累积更具剧烈，电流Ir增加的更快。在本实用新型中，正常导通已经足够，不需要产生高电压的电荷帮浦。
图5A表示现有6-T SRAM记忆单元电路图，其包括两个p型金氧半晶体管p1、p2、两个n型金氧半晶体管n1、n2所组成交叉耦合CMOS反相器(INV-1、INV-2)，以及两个开关晶体管S1、S2。开关晶体管S1将交叉耦合反相器INV-1的输入端、INV-2的输出端耦接到位线BL，开关晶体管S2将交叉耦合反相器INV-1的输出端、INV-2的输入端耦接到互补位线BL；其等效电路如图5B所示。
图6表示现有使用0.13um CMOS制程的6-T SRAM的布局。传统SRAM如图5A、图5B、及图6所示，均使用两个交叉耦合反相器INV-1、INV-2作为储存记忆胞(cell)或储存组件。传统记忆胞中MOS晶体管的尺寸明显地大于垂直型场效晶体管的尺寸。因此，若能使用垂直型场效晶体管来制作储存组件，不仅能利用组件缩小化产生的场穿透特性，同时可以改善现有SRAM记忆单元占用太多面积的问题。
发明内容
为了解决现有SRAM内存占用太多面积的问题，本实用新型首先利用一对垂直场效晶体管建构出一数字随耦器，再利用数字随耦器建构成一数字储存组件，由于上述数字随耦器的布局面积小、结构简单，因此能够建构出面积小结构简单的数字储存组件。再进一步将上述数字储存组件作为SRAM内存的单元，即能大幅降低SRAM内存所占的面积。
为达成上述目的，本实用新型提出的数字随耦器包括一第一型和一第二型垂直场效晶体管。上述第一型垂直场效晶体管，包括一第一型井区，设置于一第二型基底中；一第一型垂直通道区，设置于上述第一型井区中；及，一第一型控制接面区，设置于上述第一型井区中且与上述第一型井区及第一型垂直通道区互相区隔开。上述一第二型垂直场效晶体管，包括一第二型垂直通道区，设置于上述第二型基底中；一第二型控制接面区，设置于上述第二型基底中且与上述第二型基，及第二型垂直通道区互相区隔开。
上述数字随耦器更包括一第一连接层，连接上述第一型、第二型控制接面区，作为上述数字随耦器的输入端；以及，一第二连接层，连接上述第一型、第二型垂直通道区，作为上述数字随耦器的输出端。
应用上述数字随耦器，本实用新型所提出的数字储存组件，包括一开关；以及，一数字随耦器(结构亦可同上述)，其输入端耦接上述开关的输出，且其输出端反馈至上述输入端。其中，当上述开关导通时，上述数字随耦器提供数据的存取，当上述开关关闭时，上述数字随耦器则锁住所存入的数据。
应用上述数字储存组件，本实用新型所提出的SRAM内存，包括一第一字符线；一第一位线；一第一数字随耦器(结构亦可以同上所述)，其输出端反馈至其输入端；以及，一第一开关，耦接于上述第一位线及上述第一数字随耦器的输入端之间；其中，当上述第一开关接收上述字符线的信号而导通时，上述第一数字随耦器提供数据的存取，当上述开关关闭时，上述数字随耦器则锁住所存入的数据。
图1A～图1B表示p型垂直电阻。
图2A～图2B表示p型垂直场效晶体管。
图3A表示n型垂直场效晶体管。
图3B表示P型垂直场效晶体管的I-V曲线(基底接地)。
图4A表示n型垂直场效晶体管。
图4B表示n型垂直场效晶体管的I-V曲线(n型井区偏压在Vcc)。
图5A表示现有6-T SRAM电路图。
图5B表示现有6-T SRAM等效电路图。
图6表示现有6-T SRAM布局图。
图7A～图7B表示本实用新型的数字随耦器。
图8A表示本实用新型数字随耦器的布局图。
图8B表示本实用新型数字随耦器的功能方块图。
图9A表示本实用新型数字储存组件的电路图。
图9B表示现有数字储存组件的电路图。
图10A表示本实用新型SRAM的记忆单元电路图。
图10B表示本实用新型SRAM的记忆单元布局图。
图11表示本实用新型储存两位的SRAM的记忆单元电路图。
图12A表示本实用新型储存一位的SRAM的记忆单元电路图。
图12B表示本实用新型储存一位的SRAM的记忆单元布局图。
符号说明101、801p型垂直通道 102、802n型垂直通道110、112n+控制接面 120、122浅沟槽隔离区810 n+控制接面 830 p+控制接面130、132p+控制接面 140、142n型基座150、152p型基座 900 栓锁器
200 p型基底 202 n型井区300 数字储存组件 SA1、SA2感应放大器S1、S2输入开关 M11、M12金属层400、500、600 SRAM记忆单元latch-1、latch-2 数字储存组件INV-1、INV-2、Inv 反相器具体实施方式
本实用新型利用一对垂直场效晶体管建构出一数字随耦器(digitalfollower)，再利用数字随耦器建构成一数字储存组件，更进一步出一种新SRAM记忆单元的结构。本实用新型提出的具有两个储存组件SRAM记忆单元比现有的SRAM记忆单元更省面积。配合感应放大器使用参考电压Vcc/2，本实用新型的SRAM记忆单元也可以储存两个位。另外配合感应放大器使用参考电压Vcc/2，本实用新型的SRAM记忆单元也可以使用一个储存组件，一条位线。
图7A显示本实用新型应用垂直型场效晶体管所制成之一数字随耦器(digital follower)300，可作为数字储存组件、或栓锁器(latch)。
如图所示，上述数字随耦器300，包括一p型垂直场效晶体管300p、以及一n型垂直场效晶体管300n；其中p型垂直场效晶体管300p的p+控制接面130和n型垂直场效晶体管n+控制接面110耦接在一起成为数字随耦器300的输入端301；而p型垂直场效晶体管300p的p型垂直通道101和n型垂直场效晶体管300n的n型垂直通道102则耦接在一起成为数字随耦器300的输出端305。上述p型垂直场效晶体管300p和n型垂直场效晶体管300n的结构及动作原理，已详述于图2A、图2B、图3A、图3B、图4A及图4B，在此不再予以赘述。
如图7A所示，当输入端301的偏压Vi为高电压，例如Vcc，n型垂直信道102由电子累积而导通，而p型垂直通道101则关闭。因此，输出端305会耦接到n型井区202，而n型井区202耦接到Vcc，所以输出端305的输出电压成为Vcc。再如图7B所示，当输入端301的偏压Vi为低电压，例如0v，p型垂直通道101由电洞累积导通，而n型垂直通道102则关闭。因此，输出端305会耦接到p型基底200，而p型基底200耦接到0v，所以输出端305输出电压成为0v。
若将数字随耦器300的输入端301耦接到输出端305，则可以维持住输入端301的偏压状态、和输出端305的输出状态；因此，数字随耦器300可以用作储存组件、或是栓锁器，其功能相似于现有一对交叉耦合反相器所形成的栓锁器。
图8A表示一由一对垂直型场效晶体管所构成的数字随耦器(栓锁器)的紧密布局图；其中，850表示形成于p型基底800的n型井区；AA表示主动区的范围801和830分别表示形成于上述p型基底800中的p型垂直通道、及p+控制接面；802和810分别表示形成于上述n型井区850中的n型垂直通道、及n+控制接面；连接上述p+控制接面830和上述n+控制接面810的金属层M11，作为上述数字随耦器的输入端以接收输入电压Vi；以及，连接上述p型垂直通道801和上述n型垂直通道802的金属层M12，作为上述数字随耦器的输出端以送出电压Vo。另外，图8B表示数字随耦器(或栓锁器)的功能方块图。
和现有利用一对交叉耦合反相器所形成的栓锁器相比较，图8A所示的栓锁器，消除了多晶硅栅极和用于连接到Vcc和接地的金属接触窗，使用垂直场效晶体管作为栓锁器、或数字储存组件的全部面积可以大量地减少。以0.13um制程为例，数字储存组件可以使用最小的尺寸0.52μm×0.52μm，也就是一边两个间距(pitch)，以相同的制程和现有一对交叉耦合反相器所形成的栓锁器比较，至少减少十倍。
图9A表示本实用新型数字储存组件的电路图，使用由垂直型场效晶体管组成的栓锁器900(或数字随耦器)所建构而成。上述数字储存组件，包括一输入开关S1用以写入数据至上述栓锁器900，输入开关S1例如是用现有的n型金氧半晶体管构成。图9B则表示现有数字储存组件的电路图，其包括一输入开关S1用以写入数据，及由两个反相器Inv来构成栓锁器。
本实用新型进一步提出应用两个数字储存组件(如图9A所示)来构成一种新颖SRAM记忆单元的架构。
请参照图10A，本实用新型提出的一种SRAM记忆单元400，其包括两个数字储存组件latch-1、latch-2，两个开关S1、S2(例如由n型金氧半晶体管所构成)；上述开关S1、S2配合互补位线BL、BLB而对数字储存组件latch-1、latch-2进行数据写入或读出。图10B表示图10A所示SRAM记忆单元的布局图，和图5现有的SRAM记忆单元比较，面积至少减少两倍。SRAM的记忆单元400读写操作则类似现有的SRAM记忆单元。
本实用新型提出的SRAM记忆单元400，由于具备两个储存单元(latch-1、latch-2)，故亦可用以储存2位(2-bits)的数据。
图11表示可储存两位数据的SRAM的记忆单元500，和图10A相同，其包括两个数字储存组件latch-1、latch-2，两个开关S1、S2(例如由n型金氧半晶体管构成)，上述开关S1、S2配合两条位线BLa、BLb而可分别对数字储存组件latch-1、latch-2进行数据写入或读出。
图11和图10a不同之处是在于，数字储存组件latch-1、数字储存组件latch-2可以分别独立储存高位准或是低位准的数据。在读取操作期间，开关晶体管S1、S2导通，位线BLa、BLb分别偏压在数字储存组件latch-1、latch-2所储存数据的位准，也就是2位数据，例如”11”、”10”、“00”、“01”。2位数据的读取是由两个感应放大器SA1、SA2分别比较数字储存组件latch-1、数字储存组件latch-2储存的数据高于参考电压Vcc/2或是低于参考电压Vcc/2而决定，而感应放大器SA1、SA2的输出电压Voa、Vob所对应的逻辑值就是代表2位数据。
图11所提出的可储存两位数据的SRAM记忆单元500，更可以进一步简化成为储存一位(1-bit)数据的SRAM记忆单元。
图12A表示一储存一位数据的SRAM记忆单元600，其包括一个数字储存组件latch-1，一个开关S1(例如是由n型金氧半晶体管构成)，上述开关S1配合一条位线BL而对数字储存组件latch-1进行1位数据的写入和读出。在读取操作期间，开关晶体管S1导通，位线BL偏压在数字储存组件latch-1所储存数据的位准，也就是1位数据。1位数据的读取是由一个感应放大器SA1比较数字储存组件latch-1储存的数据高于参考电压Vcc/2或是低于参考电压Vcc/2而决定，感应放大器SA1的输出电压Vo所对应的逻辑值就是代表1位数据。图12B则表示一储存一位的SRAM记忆单元600的布局图，一位的SRAM的记忆单元600可以更节省面积。
权利要求1.一种数字随耦器(digital follower)，其特征在于，包括一第一型垂直场效晶体管，包括一第一型井区，设置于一第二型基底中；一第一型垂直通道区，设置于上述第一型井区中；及一第一型控制接面区，设置于上述第一型井区中且与上述第一型井区及第一型垂直通道区互相区隔开；一第二型垂直场效晶体管，包括一第二型垂直通道区，设置于上述第二型基底中；一第二型控制接面区，设置于上述第二型基底中且与上述第二型基底及第二型垂直通道区互相区隔开；一第一连接层，连接上述第一型、第二型控制接面区，作为上述数字随耦器的输入端；以及一第二连接层，连接上述第一型、第二型垂直通道区，作为上述数字随耦器的输出端。
2.如权利要求1所述的数字随耦器，其特征在于，上述第一型井区为沿一第一方向设置的长条形区域；上述第一型垂直通道区和上述第一型控制接面区，沿上述第一方向设置；上述第二型垂直通道区和上述第二型控制接面区平行上述第一型井区而设置，而且分别地邻近上述第一型垂直通道区和上述第一型控制接面区；上述第一、第二连接层实质彼此互相平行，且实质上垂直于上述第一方向。
3.如权利要求1所述的数字随耦器，其特征在于，上述第一型垂直场效晶体管更包括一第二型掺杂底座，设置于上述第一型控制接面区的下方；上述第二型垂直场效晶体管更包括一第一型掺杂底座，设置于上述第二型控制接面区的下方；且上述第一、第二型控制接面区为绝缘区所包围。
4.一种数字储存组件，其特征在于，包括一开关；以及一数字随耦器，由一第一型和一第二型垂直场效晶体管所构成，其输入端耦接上述开关的输出，且其输出端反馈至上述输入端；上述第一型垂直场效晶体管，包括一第一型垂直通道，及一第一型控制接面区，彼此间互为电性隔离；上述第二型垂直场效晶体管，包括一第二型垂直通道，及一第二型控制接面区，彼此间互为电性隔离；其中，上述第一型及第二型垂直通道互相耦接，作为上述数字随耦器的输入端；上述第一型及第二型控制接面互相耦接，作为上述数字随耦器的输出端；当上述开关导通时，上述数字随耦器提供数据的存取，当上述开关关闭时，上述数字随耦器则锁住所存入的数据。
5.如权利要求4所述的数字储存组件，其特征在于，上述第二型垂直通道及上述第二型控制接面均设置于一第二型基底中，且上述第二型控制接面分别与上述第二型基底及第二型垂直通道区互相区隔开；以及上述第一型垂直通道及上述第一型控制接面均设置于一形成于上述第二型基底内的第一型井区中，且上述第二型控制接面分别与上述第一型井区及第一型垂直通道区互相区隔开。
6.如权利要求5所述的数字储存组件，其特征在于，上述第一型垂直场效晶体管更包括一第二型掺杂底座，设置于上述第一型控制接面的下方；上述第二型垂直场效晶体管更包括一第一型掺杂底座，设置于上述第二型控制接面的下方；上述第一型、第二型控制接面的侧壁为绝缘区所包围。
7.一种SRAM内存，其特征在于，包括一第一字符线；一第一位线；一第一数字随耦器，由一第一型和一第二型垂直场效晶体管所构成，其输出端反馈至其输入端；以及一第一开关，耦接于上述第一位线及上述第一数字随耦器的输入端之间；上述第一型垂直场效晶体管，包括一第一型垂直通道，及一第一型控制接面区，彼此间互相间隔开；上述第二型垂直场效晶体管，包括一第二型垂直通道，及一第二型控制接面区，彼此间互相区隔开；其中，上述第一型及第二型垂直通道互相耦接，作为上述数字随耦器的输入端；上述第一型及第二型控制接面互相耦接，作为上述数字随耦器的输出端；当上述第一开关接收上述字符线的信号而导通时，上述第一数字随耦器提供数据的存取，当上述开关关闭时，上述数字随耦器则锁住所存入的数据。
8.如权利要求7所述的SRAM内存，其特征在于，更包括一第二位线；一第二数字随耦器，其结构同上述第一数字随耦器，其输出端亦反馈至其输入端；以及一第二开关，耦接于上述第二位线及上述第二数字随耦器的输入端之间；其中，透过上述第一、第二位线配合上述第一、第二开关的操作，可分别独立地对上述第一、第二数字随耦器存取2位数据。
9.如权利要求8所述的SRAM内存，其特征在于，更包括一第一、及一第二感应放大器；上述第一感应放大器耦接上述第一位线及一参考电压，用以将由上述第一数字随耦器所读出的第一数据电压与上述参考电压比较，而决定上述第一数据的逻辑值；上述第二感应放大器耦接上述第二位线及上述参考电压，用以将由上述第二数字随耦器所读出的第二数据电压与上述参考电压比较，而决定上述第二数据的逻辑值。
10.如权利要求7所述的SRAM内存，其特征在于，更包括一第二位线，作为上述第一位线的互补位线；一第二数字随耦器，其结构同上述第一数字随耦器，其输出端亦反馈至其输入端；以及一第二开关，耦接于上述第二位线及上述第二数字随耦器的输入端之间；其中，透过上述第一、第二位线配合上述第一、第二开关的操作，而对上述第一、第二数字随耦器进行互补数据的存取。
11.如权利要求7所述的SRAM内存，其特征在于，上述第二型垂直通道及上述第二型控制接面均设置于一第二型基底中，且上述第二型控制接面分别与上述第二型基底及第二型垂直通道区互相区隔开；以及上述第一型垂直通道及上述第一型控制接面均设置于一形成于上述第二型基底内的第一型井区中，且上述第二型控制接面分别与上述第一型井区及第一型垂直通道区互相区隔开。
12.如权利要求11所述的SRAM内存，其特征在于，上述第一型垂直场效晶体管更包括一第二型掺杂底座，设置于上述第一型控制接面的下方；上述第二型垂直场效晶体管更包括一第一型掺杂底座，设置于上述第二型控制接面的下方；上述第一型、第二型控制接面的侧壁为绝缘区所包围。
专利摘要本实用新型主要利用一对垂直场效电晶体建构出一数字随耦器(digitalfollower)，再利用数字随耦器建构成一数字储存组件，更进一步提出一种新SRAM记忆单元的结构。因此，本实用新型提出的具有两个储存组件SRAM记忆单元比现有SRAM记忆单元更省面积。配合感应放大器使用参考电压Vcc/2，本实用新型的SRAM记忆单元也可以储存两个位。另外配合感应放大器使用参考电压Vcc/2，本实用新型的SRAM记忆单元也可以使用一个储存组件，一条位线。
文档编号H01L27/11GK2726122SQ20042004990
公开日2005年9月14日 申请日期2004年4月21日 优先权日2003年4月22日
发明者季明华 申请人:台湾积体电路制造股份有限公司