专利名称：故障冗余数据存储电路的制作方法
技术领域：
本发明涉及在集成电路中的数据存储，还涉及在启动或者复位期间，包括在上电和存在着电压电源噪声的待机模式中，确保该数据存储的初始状态的完整性。
背景技术：
许多集成电路都包括触发器或者锁存器，这有助于执行各种时序的逻辑功能。同样，静态RAM也能够用于构成电路的功能。当开启集成电路的电源时，对于电路的正常操作来说，很重要的是，这些存储元件都假设具有确定的初始状态并且在开始任何功能操作之前将指定的数据进行正确的载入。如果在启动的条件下存在着问题，则有可能使得存储元件的状态从所希望的初始状态空翻，并且会存储不正确的数据，这样就会在后续的器件操作中产生错误。一般来说，经常是难以知道存储元件是否已经正确地假设它们所希望的初始状态以及该数据已经正确的载入，因为在器件操作中的功能性差错有时是相当敏感的。因此，希望这些存储元件至少部分能够具有启动条件问题的冗余以及在器件操作期间的电压电源噪声的冗余，使得这些存储元件仍能输出正确的数值。
本发明的目的是提供一种数据存储电路，该数据存储电路通常能够在电路操作开始之前的启动过程中以及在存在着电压电源噪声的器件操作期间纠正集成电路的存储元件的初始状态中所发生的差错。
发明内容
上述目的已经可由故障冗余或容错数据存储电路达到，该故障冗余数据存储电路具有多个存储元件，所有的时钟控制采用共用的时钟信号并且从共用的数据输入端载入，其中构成了在存储电路中的各个存储元件，从而可以预先安排这些元件处于假设的初始状态中。存储元件的输出都是由逻辑门电路组合的，例如，可以采用AND(与)门逻辑门电路，这些输出构成了存储电路的总的数据输出。各个存储元件随后就成为其它电路的多余元件，它们的状态可由逻辑门电路来轮询或转换。
如果在启动过程中或者引起一个或多个存储元件假设一个错误状态的操作中任意信号线上存在着噪声或故障，该问题将自动得到纠正，因为只要所有的存储元件具有相似的影响且都处于错误的状态，则该逻辑门只能产生一个不正确的数据输出数值。这里，启动包括上电期间，以及在电路已经达到全功率且在开始任意操作以前的待机期间。故障冗余电路继续输出较佳的初始状态，直至通过有意将数据信号施加在共用的数据输入线并且将数据载入该存储元件中迫使该存储元件进入到相反的状态。
附图
简要说明图是本发明较佳实施例的方框电路图。
较佳实施例的详细描述参照附图，根据本发明的数据存储电路具有两个或者多个触发器101，102，等等。其它存储元件，例如，锁存器或者SRAM单元，都可以用于触发器的位置上。
存储元件的一项重要特征是所构成的存储元件假设处于上电或者集成电路的任何功能操作开始之前的较佳状态。众所周知，在现有技术中，对于上述存储元件类型的各个存储元件来说，如何实现这些状态都是已知的。例如，在本文所示的触发器的情形中，众所周知，触发器是由包括交叉耦合的反相器对所构成的，因此在正常的上电条件下，反相器的上拉和下拉晶体管可以具有相对较大的尺寸，使之可以基本上以大于50％(例如，达到90％)的几率支持触发器的0输出状态。然而，在异常的上电或待机条件下，例如，在存储元件的一个或多个信号输入线上存在着噪声或波动时，可以假设它们处于相反的状态。
各个存储元件101，102，都具有时钟输入、数据输入和数据输出。它们也可以具有复位输入，但没有显示。所有存储元件的时钟输入都连接着可接受时钟信号CK的共用时钟线12。所有存储元件的数据输入也同样连接着可在初始上电之后接受数据输入信号DIN的共用数据输入线14。任何其它输入，例如，复位信号，也同样可以由存储元件以共用的方式接受。
所有存储元件101，102等的输出Q都连接着一个与逻辑门电路16(该逻辑门可以采用NAND门和反相器构成)的各个输入。与逻辑门电路16输出0逻辑数值，除非所有的输入都处于1逻辑数值。如果存储元件构成可支持0初始数值，则除非在存储电路中的所有存储元件都空翻至1逻辑数值，否则逻辑门输出20将处于0。
假设各个触发器的状态分别受到异常条件的影响，则各个触发器在这样的条件下只有10％出错空翻至1状态的机会意味着两个触发器只有1％都空翻至1状态的机会，以及三个触发器只有0.1％都空翻至1状态的机会，等等。各个触发器都可以作为其它触发器的多余存储器使用，以确保所希望的初始输出。在存储电路中的存储元件(触发器，锁存器，SRAM单元等等)的数量是有利于在启动时序中的冗余差错纠正和各个附加存储元件的附加空间与功率需要之间的折衷。典型的是，每个存储电路采用两个触发器就足够了。
值得注意的是，上电性能是“弱”模拟性能，它适用于当电源电压逐步上升至它的正常工作电压时有效地定义存储元件的初始状态。当数据随后写入时，该写入会使存储元件的初始性能过功率，该写入是数字处理过程。在待机和其它非写入模式过程中，本发明是十分有效的，以便于确保在存储状态中的完整性。
权利要求
1.一种故障冗余数据存储电路，包括多个存储元件，所构成的所有所述存储元件假设具有较佳的初始状态，各个存储元件具有时钟输入、数据输入和数据输出，所有的所述存储元件的时钟输入都连接着共用的时钟输入线，所有的所述存储元件的数据输入都连接着数据存储电路的共用的数据信号线；以及，一个逻辑门电路，它具有一组连接着所有所述存储元件的各个数据输出的输入和具有一个对应于所述存储元件的所述较佳初始状态的输出，直至通过在所述共用数据输入线上施加信号改变所述元件。
2.如权利要求1所述的电路，其特征在于，所述逻辑门电路是一个与门电路。
3.如权利要求1所述的电路，其特征在于，所述存储元件选自触发器、锁存器和RAM单元所构成的组。
4.如权利要求1所述的电路，其特征在于，所述存储元件的数量是2。
5.一种故障冗余数据存储电路，包括一对触发器，两个触发器都构成假设较佳的初始状态，两个触发器都具有时钟输入、数据输入和数据输出，两个触发器的时钟输入梁连接着共用的时钟信号线，两个触发器的数据输入都连接着数据存储电路的共用数据输入线；以及，一个逻辑门电路，它具有一对连接着两个触发器的数据输出的输入并具有一个输出。
6.如权利要求5所述的电路，其特征在于，所述逻辑门电路是一个与门电路。
全文摘要
一种故障冗余数据存储电路，它适用于集成电路，即使在存在着影响输入存储电路的一个或多个信号的异常启动条件下，它仍可以高的几率产生指定的初始输出状态(D
文档编号H01LGK1836215SQ200480021232
公开日2006年9月20日 申请日期2004年5月11日 优先权日2003年6月2日
发明者P·S·吴 申请人:爱特梅尔股份有限公司