专利名称：：用于存储器的组合读/写电路的制作方法
技术领域：
：本发明一般涉及存储器装置，更具体地涉及存储器装置中与读和写电路结合的电路,以及与其相关的方法。
背景技术：
：在传统存储器装置中，特别在传统的半导体装置中，通常区分为功能性存储装置(例如，PLA,PAL等)和嵌入式存储装置(tablememorydevice)。例如，一些嵌入式存储装置包4舌i者如PROM、EPROM、EEPROM、闪存等的ROM(只读存储器)装置和诸如DRAM和SRAM的RAM(随4几存々者装置或读写存々者器)装置。在SRAM(静态随机存取存储器)的情况下，单个的存储单元包括例如配置为交叉连4妻锁存器的六个晶体管。在DRAM(动态随机存取存储器)的情况下，通常仅采用一个单一的对应受控电容元件(例如，MOSFET的栅-源电容)，其中电荷可以存储在电容中。然而，DRAM中的电荷只能保持很短的时间，必须执行周期刷新以维持数据状态。与DRAM相反，SRAM不需要刷新，并且存储在存储单元中的数据在SRAM被提供适当的供电电压的情况下就能存储。SRAM和DRAM都被称作易失性存储器，其中数据状态仅在向其供电时保持。'与易失性存储器相比，非易失性存储器(NVM)，例如EPROM、EEPROM和闪存，表现出不同的特性，即使在与其相关的供电电压被切断的情况下，其所存储的数据也能保持。这种类型的存储器对于各种移动通信装置来说具有很多优点，例如，在移动电话上的电子罗拉代克斯(rolodex)中，存储在其中的数据即使在移动电话关机时也能保持。近来开发的一种非易失性存储器被称作阻抗或阻性切换存储装置。在这种阻抗存储器中，通过适当的切换处理来将位于两个适当电极(即，阳极和阴极)之间的存储材料布置在或多或少的导电状态上，其中，4交多的导电状态对应于逻辑"1",以及4交少的导电状态对应于逻辑"0"(反之亦然)。合适的阻抗存储器可以是例如4丐钬矿存储器(如W.W.Zhuamg等人的"NovellColossalMagnetoresistiveThinFilmNonvolatileResistanceRandomAccessMemory(RRAM)"IEMD2002中所描述的)、二元氧化物阻抗开关(OxRAM)(侈寸:i口，I.G.Baek等人的"Multi-layercrosspointbinaryoxideresistive(OxRAM)forpost-NANDstorageapplication",IEDM2005中所描述的)，相变存卡者器(PCRAM)和导电桥4妄RAM(CBRAM)。在相变存4诸器的情况下，适当的石危属化合物(例如，GeSbTe或AglnSbTe化合物)可以作为放置在两个相应电极之间的活性材料。石危属化合物材并+可以通过适当的切换处理成非晶布置，即，相对较弱导电，或结晶布置，即，相对较强导电状态，并因此作为不同的阻抗元件，如上所述可以作为不同数据状态。为了实现从非晶状态到结晶状态的相变材料的变化，适当的加热电流提供给电极，其中电流加热相变材料使其温度超过结晶温度。该操作有时被称作SET(置位)操作。类似地，从结晶状态到非晶状态的相变是通过应用适当的加热电流脉沖来实现的，其中，相变材料4皮加热以^f吏其温度超过其融合温度，并且在其快速冷却过程中获得非晶状态。该操作有时被称作RESET(复位)操作。SET操作和RESET操作的结合是数据被写入相变存储单元的一种方法。
发明内容下面筒单的概述是为了提供对本发明的一个或多个方面的基本理解。此概述不是本发明的扩展概述，也不意图确定本发明的关键和重要的部分，更不用于描述本发明的范围。相反，概述的主要目的是以简洁的形式呈现本发明的一些概念，并作为以下具体实施方式的前续部分。本发明旨在提供一种存储装置，其包括存储单元的成行列布置的阵列部。^是供了一种组合读/写电路，其与阵列部中的每条相应位线相关联，被配置为从与每条相应的位线相关联的存储单元读取或向与每条相应的位线相关联的存储单元写入。还提供了一种寻址存储器的方法，该方法包括使用单独与每个位线相相关的组合读/写电路寻址与位线相关联的存储单元。下面的说明和附图具体描述了本发明的示例性方面和实施例。仅用几种方式表示了本发明的原理。图l是示出了根据本发明的实施例的存储器结构的框图；以及图2是示出了根据本发明的另一实施例的存储器结构的示意图。具体实施例方式下面将结合附图描述本发明的一个或多个实施方式，其中相同的参考标号用于表示相同的元件。本发明涉及存储器电路结构以及寻址这样结构的存储器的方法。参考图1,图1示出了根据本发明的一个实施例的存储阵列结构100的框图。在一个实施例中，该结构包括存储阵列的一部分，该存储阵列包括以列布置的多条位线102a-102n,以及成行布置的多条字线104a-104m。与每条位线相关联的是电流源电路106、位线选择电路108、以及位线预充电电路110。类似地，在一个实施例中与每条位线相关联的是位线逸择电路112和存储元件114(例如相变存储元件)。在一个实施例中，相变存储元件包括包含过渡金属氧化物的部件。尽管在此结合相变存储器描述各种实施例，但是应该理解本发明可以应用于各种类型的存储技术，以及所有这样的存储器都将落入本发明的范围。参考图1,读电路120与存储阵列部相关联，并操作以从与其相关联的各存储元件114中读取数据。在一个实施例中，读电路120可才喿作地一次读取一列U立线)，并且在各个实施例中，与读电路相关联的列凄t可以改变，例如4、8、16或32列。也可以采用其它可替换的配置，并且可以预见其它可替换的配置都落入本发明的范围内。在一个实施例中，读电路120包4舌电流4竟电路122、电流_电压(I/V)转换器124、以及读出力欠大器电路126。在一个实施例中，读出放大器配置为产生输出128，输出128是I/V转换器124和参考电压130的比较结果的函数。在一个实施例中，电流镜电路122的输出电流直接与参考电流进行比较以从存储单元读取數据。才艮据本发明的一个实施例，上述结构IOO提供了一种读写电路的紧凑结构，其有利地减少了在传统阵列结构中所采用的读和写电路的面积和复杂程度。在读操作时，位线选择电路108配置为选择性将位线102a-102n中的一条连接到读电路120。在一个实施例中，位线选择电路108作为切换矩阵，其中一条位线可操作地连接到读电路120，而剩下的位线与其电绝缘。在一个实施例中，位线选择电路被电流源106和位线的直接电连接所代替，包括后面将提到的钳位装置。如以下将描述的，位线选择电路108还配置为钳住激活位线的位线电压，从而保护与其相关联的存储元件，并且减少与读条件相关的变化性。在本发明的一个实施例中，位线选择电路配置为将激活位线的位线电压4计住为与偏压(VBIAS)有关的电压，该偏压可以随着存储装置的电源电压(VDD)而改变。仍然参考图1中的读操作，电流源电路106可操作地为激活位线提供所需的电流，其中从其拉出的电流的幅值是所读取的存储元件(ME)114的数据状态的函数。电流源电路106处的电流在读电路120的电流镜电路122处被4竟像以读取数据。另外，在本发明的一个实施例中，位线预充电电路110配置为将每个未选择(或未激活)位线的拉到预定电位(例如，电路的地)，从而使这些位线放电以使未选择位线不浮动(float)。与激活位线相关联的位线预充电电路110配置为将位线从预定电位释放,以使其能够上升到与位线选择电路108的偏压相关联的位线电位。另外，电流源电路106配置为将相应的非选择位线与读电路120隔离分开以有利于正确读取-在一个实施例中，在读取过程中，基于相应的字线104a-104m的控制，一次^f又有一个与位线相关联的存々者元件114纟皮读取(或读出)。在一个实施例中，与将被读取的存储元件相关联的字线被激活(即，拉高)而其它字线为非激活(即，拉低)。在该实施例中，相关联的字线选择电路104将相应的存储元件114电连接到相应的位线。基于存储元件114的数据状态，与其相关联的唯一电流从电流源电路1064i到^f立线，并且该电流通过读电路120被^竟1象用于读取。在一个实施例中，存储阵列配置为交叉点阵列，其中位线和字线上的偏压用于选择阵列中的单元。在本发明的一个实施例中，基于相应的字线104a-104m的选择性增加的激活和去激活，与激活位线相关联的每个存储元件114依次被读取。为了读取与其它位线相关联的数据，相应的位线选择电路108可操作地激活相应的位线并将其钳位在期望的位线读取电位，而其它位线选择电路是相应的位线去激活，并且位线预充电电路110将这些未选项的位线拉到预定电压。根据一个实施例，在对与给定位线相关联的一个或多个单元执;f亍写纟喿作时，电流源电路106配置为将相应的位线与读电路120绝桑彖隔离。另外，电流源电路可以作为用于为所选项的存々者元件114编程的电流源工作。在本发明的一个实施例中，存储元件(ME)包括相变存储元件(PCE),根据期望的数据状态提供两个不同的编程电流，并且在该实施例中，电流源电路106配置为提供SET电流脉冲，而其它电路(以下将描述)操作以提供RESET电流脉冲。对于SET操作(有限功率)，电流源106提供SET电流。为了更有效地击穿(break-down)单元，在一个实施例中，在通过装置207限制功率之前，RESET装置215用于提供较高电压的短击穿脉沖。根据本发明的一个实施例，在SET写操作中，位线选择电路108和电流源106操作以将位线4计位在与偏压相关的电压，而位线预充电电^各110不才喿作。在上述方式中，因为4甘位电压影响SET电流的幅值，所以位线选择电路108作为写SET电路操作。对于该位线上需要被SET的每个存储元件，相应的字线被激活以将相应的相变存储元件114连接到该位线，从而使由电流源电路106提供的SET电流通过。在本发明的一个实施例中，SET电流脉沖的持续时间由相应的字线4皮激活的时间周期来决定。在替换实施例中，与相应的位线相关联的位线预充电电路110可选择地被激活以在适当时刻使SET电流分流，尽管这种选项消耗更多功率。在本发明的一个实施例中，每个需要SET脉沖的相变存储元件114以增量的方式被激活，使得每个单元被依次编程直到每个期望单元都被SET。在本发明的替换实施例中，所有需要SET脉冲的单元都并联到位线，使得每个单元均同时被SET。此外，因为每条位线都具有自身的写电路，所以每条位线可以同时^皮寻址。在一个实施例中，在RESET写才喿作中，没有采用电流源电路106来提供RESET电流，因此相应的位线选择电路108操作以使位线与电流源电路绝缘隔离。根据本发明的一个实施例，位线预充电电路110配置为将相应的位线连4妄到RESET电位，该电位具有大于电源电压的电位VoD的电位。在一个实施例中，RESET电位等于电源电压。在一个实施例中，RESET电位小于电源电压。在另一实施例中，电荷泵被使用且RESET电流脉沖高于芯片电源电压。得到的RESET电流月永沖幅^直是所^是高的RESET电^f立的函凄t。因此，因为RESET电压影响RESET电流乐P中幅^直，所以位线预充电电路110作为写RESET电路工作。在一个实施例中，RESET电流乐jo中持续时间是由相应的字线被激活的时刻决定的。在替换实施例中，RESET脉冲持续时间可以由位线预充电电路110将其与RESET电4立断开或4夸RESET电流经由另一电流赠4圣分力乾至地来决定的。参考图2，图2示出了根据本发明另一实施例的读/写电路结构200。该电路结构包括读电路220,其包括具有栅极控制端223的晶体管221,栅4及控制端通过切换元件209选择性地连接到另一晶体管207。闭合时，作为用于相应的位线202a的电流源电路206的晶体管207连接到晶体管221以形成电流镜电路222。以上述方式，在读取过程中流过位线的电流^皮带有增益系教:地镜-像到读取电路220，该增益系数是晶体管207、222的相对尺寸的函数。电流镜电路222中的镜像电流由转换电路224(例如，在示例性实施例中的电阻)转换为电压。然后读取放电电路226将该读取电压与参考电压230进行比较，因此其输出状态表示所读取的存储单元214的4犬态。由以上描述可知，与每个电流源电路206相关联的开关209可操作地将相应的位线202与读电路220相连或绝缘隔离。在一个实施例中，结构200配置为多条位线202a-202n,多条位线可操作地与给定读电路220连接，仅一个开关209闭合。因此，仅那条位线可操作地连接到读电路，而其它位线开关209都断开，从而将这些4立线与读电路220电绝^彖隔离。在读取与给定位线(即，位线202a)相关联的存^f诸单元214的过程中，当开关213将晶体管211的控制端连接到偏电位VBIAS时，晶体管211通过开关213被激活。在上述实施例中，晶体管211操作为将位线202a连接到电流源电路206的位线选择电路208。仍然参考图2的结构200的读操作，位线预充电电路210操作以保证激活的位线202a不祐j立到预定电位，例如一个实施例中的电路地。在这种情况下，包括晶体管215和217的电路210分别被在其控制输入端225和227的适当控制信号关闭。然而，在读取之前，晶体管217可以被激活以将单独位线202a预充电到预定电位。此外，对于图2中诸如位线220b在读取过程中的未选择位线，晶体管2174皮激活以经未选4奪位线4立到诸如电路地的预定电位。随着激活位线的位线预充电电路210的去激活，与将^皮读取的期望存储单元相关联的字线选择电路212被激活，从而将存储元件214连接到位线202a。在一个实施例中，字线选择电路212包括被:粒高的字线204a导通的字线选择晶体管229。在上述方式中，在位线202a中将有电流流动，电流值是将^皮读取的存储元件214的状态的函凄史。额外注意的是，在读取过程中，位线选择电路208作为位线电压钳工作。当晶体管211被连接到VwAs的开关213激活时，位线202a被钳位在与VwAs成比例的电压，从而使得位线电压基本上与电源电压VoD的波动无关。此外，在一个实施例中，Vbias的值可以被优选，而与VoD无关。在一个实施例中，放大器反馈回路与钳位装置一起用于改进4餘位电路的速度和准确性。位线202a上的电流源自电流源电路206的晶体管207,并由于开关209闭合而镜像到读电路220。读电路220然后输出所读取的存々者单元214的值或状态。在一个实施例中，通过一次选择性地激活不同字线204a-204m(未示出)中的一条，可以以交替的方式继续读取;敫活4立线202a的其它单元。下面结合图2中结构200描述编程或写操作，下面的描述将结合诸如相变存储器的阻抗切换存储装置。然而，应该理解在此强调的结构不是局限于此，也可以釆用和预见到其它的存储元件也适于本发明。在相变存储器中，相变元件可以;陂编程为SET(置位)状态或RESET(重置)状态。典型地，用与用于RESET脉冲的电流脉冲相比具有4交长持续时间的轻欣幅值的电流脉冲建立SET状态。SET脉冲^^慢地加热相变材料以实现相对的结晶状态，而RESET脉沖快速加热/融化该材料，然后快速冷却该材料以形成非晶状态。在SET操作中，与将被编程的存储单元相关联的位线通过断开离。此夕卜，与相应的位线相关联的4立线选择电路208通过由相应的开关213将晶体管211的控制端连接到偏电位Vwas而被激活。在一个实施例中，相应的4立线的4立线预充电电路210是未;敫活的，其中晶体管215和217截止。一旦与纟夺净皮SET的存々者单元214相关联的相应字线激活，存储元件被连接到激活的位线，从而使SET电流流过存储元件214。位线上的电压幅值(从而SET脉沖的电流幅值)相对于VB!As被作为嵌位的电阻211限制。在一个实施例中，SET电流脉沖的出现持续时间由相应的字线被激活的时刻所决定，其中，当字线再次被拉低时，SET脉冲结束。在替换实施例中，位线预充电电路210中的晶体管217可以#皮激活以<吏SET电流分流至地，尽管这样的解决方案提取较大量的功率。在RESET操作中，通过断开相应的开关209使相应位线再次与所述读电路220电绝缘隔离。另外，通过将晶体管211的控制端连接到诸如电路地的低电位，相应的开关213使得位线选择电路208去激活。在RESET操作中，位线预充电电路210被激活，其中晶体管215导通，而晶体管217截止(在很多情况下，晶体管217可以先前为导通以在未^皮激活时将位线接j也)。通过激活晶体管215,相应的位线被拉升到RESET电压值Vreset。在一个实施例中，Vreset是大于电源电压Vdd的但。在一个实施例中，RESET电压等于或小于电源电压。与将被编程的存储单元相关联的相应的字线被激活。在一个实施例中，这样的激活包括将字线提升为"高"，从而激活晶体管229并将存储元件214连接到位线。然后，具有由大约为Vreset的提升的位线电压决定的电流值的RESET电流流过存储元件214。在一个实施例中，RESET脉冲持续时间是由对应于提升的字线的晶体管229导通的持续时间决定的。在另一实施例中，RESET脉冲持续时间是由位线预充电电路210中的晶体管225的导通时刻决定。在又一实施例中，RESET脉沖持续时间是由晶体管227被再激活从而将RESET电;危分流至;也的时刻决定的。在图2的本发明的一个实施例200中，对于沿给定位线的单元的编程，每次执行一个存储单元。此外，由于每个位线具有其自身的编程电路，所以可以同时执行沿多条位线的编程。在替换实施例中，沿^会定^f立线的多个单元可以以同时的方式^皮SET。然后，在SET操作后，沿给定位线的多个单元可以以同时的方式被RESET(SET/RESET的顺序可以交换)。尽管根据本发明的一个或多个实施例描述和示出了本发明，但是可以在不脱离本发明的范围和精神的情况下，可以对本发明的实施例进行替换或i多改。特别对于上述部件或结构(组件、装置、电路、系统等)所执行的各种功能、用于描述这些功能的术语(包括涉及的"装置(means)，，)，除了特别指出的，旨在对应于执行所述部件的特定功能的任何部件或结构(即，功能上等同)，尽管结构上不等同于所披露的执行在此示出的根据本发明的示例性实施例中的功能的结构。此外，尽管本发明的特定特征可能仅被多个实施例中的一个实施例所披露，但是这样的特征可以根据需要与其它实施例中的一个或多个其它特征和给定特别应用中的有利部分相结合。此外，对于在具体实施方式和权利要求中所使用的术语"包括"、"具有"或其它变体的范围应理解为"包括"，与术语"包括(comprising)，，类似。权利要求1.一种存储器装置，包括存储单元的阵列部，成行和列布置，其中，所述行与字线对应以及所述列与位线对应；以及组合读/写电路，与所述阵列部中的每条相应的位线相关联，所述组合读/写电路被配置为从与所述相应的位线相关联的存储单元读取或者向与所述相应的位线相关联的存储单元写入。2.根据权利要求1所述的存储器装置，其中，所述组合读/写电路包括位线选择电路，被配置为选择性地将所述相应的位线连接到与所述阵列部中每条所述位线相关联的读出线。3.根据权利要求1所述的存储器装置，其中，所述存储器包括相变存储器，以及其中，所述组合读/写电路包括写置位电路部，被配置为在置位操作中，影响提供给与所述相应的位线的所选择的字线相关联的相变元件的电流置位脉沖幅值。4.根据权利要求1所述的存储器装置，其中，所述存储器包括相变存储器，以及其中所述組合读/写电路包括写复位电路部，被配置为在复位操作中，提供给与所述相应的位线的所选择的字线相关联的相变元件的电流复4立乐P中幅值。5.根据权利要求1所述的存储器装置，其中，所述组合读/写电路包括位线预充电电路部，被配置为将非选择的位线拉到预定的电4立。6.—种阻抗存々者器，包4舌阻抗存储单元的阵列部，包括多条位线；以及组合读/写电路，可操作地与位线相关联，其中，所述组合读/写电路包括位线选择电路，被配置为在第一状态中将所述位线与读出电路隔离，以及在第二状态中将所述位线连接到读偏压电位。7.根据权利要求6所述的阻抗存储器，其中，所述组合读/写电路还包括位线预充电电路，被配置为在所述位线没有被选作对其进行寻址时，将所述位线拉到第一预定电位。8.根据权利要求7所述的阻抗存储器，其中，所述位线预充电电3各还#:配置为当与所述位线相关联的阻抗元件^皮选作编程为复位状态时，将所述位线拉到第二预定电位，其中，所述第二预定电位等于、小于、或大于所述阻抗存储器的电源电压电位。9.才艮据权利要求7所述的阻抗存储器，其中，所述位线预充电电路还^皮配置为当与所述位线相关联的阻抗存储元件;汰选作编程为置位状态时，使得所述位线浮动。10.根据权利要求6所述的阻抗存储器，其中，所述组合读/写电路还包括选择地可激活的电流镜电路，被配置为在所述第二状态中将所述位线中的电流镜到读出电路，以及在所述第一状态中将所述位线与所述读出电路隔离。11.根据权利要求6所述的阻抗存储器，其中，所述组合读/写电路还包括字线选择电路，被配置为选择性地将阻抗元件连接到所述^f立线。12.根据权利要求11所述的阻抗存储器，其中，所述字线选择电路还^皮配置为指示所述阻抗元件岸义受编程电流的时间周期。13.根据权利要求6所述的阻抗存储器，其中，所述位线选择电路被配置为指示所述阻抗存储器承受置位状态编程电流的时间周期。14.根据权利要求6所述的阻抗存储器，其中，所述阻抗存储单元包括相变存々者单元。15.根据权利要求6所述的阻抗存储器，其中，所述阻抗存储器单元包括包含过渡金属氧化物的部件。16.—种存储器装置，包括阻抗存储单元的阵列部，以4亍和列布置，其中，所述4亍与字线对应以及所述列与4立线对应；以及寻址装置，用于为读操作和写操作沿位线寻址一个或多个存储单元，其中，所述寻址装置唯一地与所述位线相关联。17.根据权利要求16所述的存储器装置，还包括读出装置，可操作地与多条位线相关联，用于输出与所述多条位线的一条相关联的存储单元的数据状态相关联的值。18.根据权利要求16所述的存储器装置，其中，所述寻址装置包括位线选择装置，用于选择地将所述相应的位线连接到与所述阵列部中每条所述位线相关联的读出线。19.根据权利要求16所述的存储器装置，其中，所述存储器包括阻抗存储器，以及其中，所述寻址装置包括写置位电路装置，用于在置位操作中影响提供给与所述相应的位线的所选择的字线相关联的阻抗元件的电流置位力永沖幅值。20.根据权利要求16所述的存储器装置，其中，所述存储器包括阻抗存储器，以及其中所述寻址装置包括写复位电路装置，用于在复位操作中，将电流复位脉沖幅值提供给与所述相应的位线的所选择的字线相关联的阻抗元件。21.根据权利要求16所述的存储器装置，其中，所述阻抗存储单元包括相变存々者单元。22.—种寻址存储器的方法，包括使用与位线唯一相关联的组合读/写电路寻址与所述位线相关联的存书者单元。23.根据权利要求22所述的方法，其中，使用所述组合读/写电路包括选择性地将位线连接到与所述存储器的多条位线相关联的读出线。24.根据权利要求22所述的方法，其中，所述存储器包括相变存储器，以及其中使用所述组合读/写电路包括在置位写操作期间，将所述位线连接到第一预定电位以影响编禾呈电《u幅值；以及在复位写#:作期间，将所述位线连接到比所述第一预定电位高的第二预定电位以影响编程电流幅值。25.根据权利要求24所述的方法，还包括通过选择地将相变元件连接到所述位线和将所述相变元件与所述位线分离来控制所述编禾呈电;充的持续时间。全文摘要一种存储器装置，包括成行列布置的阻抗存储单元的阵列部，其中行对应于字线以及列对应于位线。该装置还包括与阵列部中每个位线相关联的组合读/写电路，该电路用于从与相应的位线连接的阻抗存储单元读取或向与相应的位线连接的阻抗存储单元写入。文档编号G11C7/22GK101169965SQ20071016542公开日2008年4月30日申请日期2007年10月25日优先权日2006年10月25日发明者托马斯·哈普,托马斯·尼尔希申请人:奇梦达北美公司