专利名称：带充电补偿结构的存储器选择性预充电电路的制作方法
技术领域：
本发明主要涉及到低功耗存储器的设计领域，特指一种带充电补偿结构的存储器选 择性预充电电路。
背景技术：
随着集成电路的密度和工作频率按照摩尔定律所描述的那样持续增长，低功耗系统 的设计成为了设计者们所关注的焦点。在微处理器特别是SoC (系统集成芯片)中，由于 存储器占据了芯片功耗的很大部分，因此低功耗存储器的设计技术对集成电路发展具有 重要意义。而随着高性能处理器中嵌入式存储器的大量使用，对存储器的速度、面积和 功耗三个方面的性能都有很高要求。而由于这三个参数之间的相互约束关系，存储器低 功耗技术往往会引起速度和面积的开销。因此，以较低的开销换取低功耗性能是存储器 低功耗技术的设计难点。
对于存储器芯片，功耗的来源可以分为三个方面存储器单元阵列、译码器和外围 电路。其中存储单元阵列的功耗是存储器功耗的主要来源。对一个/7行加列的存储器，
其结构如图1所示，功耗可以用以下公式近似表示 尸二 ^dz)^dz)
=(附C +附("—)+ ((" + w)C^e^^/) + (G"r^/)
其中厶w是被选中单元的等价有效电流，它是一个读或者写操作中流过存储单元的总 电荷与读写周期的比值，厶w是不工作单元数据维持电流，Kw是内部电源电压，C见是每 个译码器的等价输出负载，^是外围电路的总负载，/是工作频率。
在现今的芯片内嵌入式存储器中，为了实现高速低功耗的目的，存储单元阵列多是 采用动态预充电结构。因此，存储器单元阵列的功耗主要是对存储单元阵列中位线电容 的充放电功耗。其功耗的估算公式如下；
尸，=附x^x;=
其中，历是一次读取操作中需要被充放电的位线数目，C是每个位线的等价有效电 容，K/是电源电压，/是工作频率。由公式可以看出，对于确定了制造工艺、容量及性 能要求的存储器，要想降低存储阵列的工作功耗，只能够通过减少参与充放电过程的位 线数目历来实现。
选择性预充电结构如图2所示，图中电路10是存储单元阵列，电路20是选择性位 线预充电单元，电路30是输出驱动电路。在选择性位线预充电单元中，PM0S管4,是传 统的预充电管，l的源端连接着电源，漏端连接着内部电路，恭受预充电信号/^控制， 当/^为低电平时预充电管导通，开始对电路充电，当/^为高电平时预充电管关断，切 断从电源到内部电路的通路。醒OS管l到iiU是位线选择管，位线选择管的数量根据存 储器阵列组织形式的不同而不同，可以是两个到多个。每个位线选择管的一端连接存储 阵列中的位线，另一端连接预充电管l的漏端和输出驱动电路中的反相器输入端。位线 选择管由列译码器的译码结果信号&到^控制。当存储器进入预充电阶段时，/^为低 电平，同时列译码器进行译码工作，当列译码器完成译码后对应信号&到&中的一个会 由低电平跳变到高电平，此时相应位线选择管被打开，将其连接的位线和预充电管l连 通，预充电管i^开始对该位线进行充电。当存储器完成预充电过程后进入读数据阶段， /^跳变为高电平将预充电管#-关断，同时，在预充电阶段被打开的位线选择管保持导通 状态，存储阵列中根据存储单元存储的内容对位线进行放电或是不放电操作。如果位线 被放电则位线为低电平，因此输出驱动电路中的反相器输入端为低电平，从而在输出端 输出高电平的"l"信号；如果位线不放电则保持为预充电阶段的高电平状态，因此输出 驱动电路中的反相器输入端为高电平，从而在输出端输出低电平的"O"信号。电路的工 作时序如图3所示。
在图2的电路结构中，通过16选1的位线选择单元可以将参与充放电的位线数减少 到普通结构的1/16，从而将存储单元阵列的工作功耗减少到只有原来的1/16左右。可见 选择性预充电结构具有非常明显的功耗优化效果。但是，从工作时序图中可以看出，这 种结构为了保证位线能正确预充电，会给数据读取时间带来近于一倍的开销U/^t)， 这对于高速存储器显然是不可接受的。
发明内容
本发明要解决的问题就在于针对现有技术存在的技术问题，本发明提供一种结构 简单、能够大大縮短位线充电阶段的时间开销，从而提高了存储器数据读取速度的带充 电补偿结构的存储器选择性预充电电路。
为解决上述技术问题，本发明提出的解决方案为 一种带充电补偿结构的存储器选 择性预充电电路，其特征在于它包括选择性预充电单元、充电补偿单元以及输出驱动 单元，所述选择性预充电单元包括预充电管l和两个或两个以上的位线选择管C，充电 补偿单元包括充电补偿管ifc和第二反相器inv2，充电补偿管《,的源端连接着电源，漏端
连接着内部电路，充电补偿管i受预充电信号/^控制，每个位线选择管C的一端连接
存储阵列中的位线，另一端连接于预充电管乾,和充电补偿管ifc的漏端以及充电补偿单元 的第二反相器inv2、输出驱动单元的第一反相器inv,的输入端，充电补偿管Jfc的源端连 接着电源，漏端连接着内部电路，ifc管受第二反相器inv2的输出端控制，第二反相器inv2 的输入端与预充电管趙,和充电补偿管ifc的漏端连接。
所述充电补偿单元与一等效电容G相连。
与现有技术相比，本发明的优点就在于
1、 由于本发明采用了充电补偿结构电路，与普通的选择性预充电结构相比，可以大 大縮短位线充电阶段的时间开销&从而提高了存储器的数据读取速度。
2、 通过位线选择管控制位线的充电过程，不参与数据读取的位线电容不进行充放电 操作，从而避免了读取数据时的功耗浪费。3、 引入充电补偿电路，既保证预充电的正确性又縮短充电阶段的时间开销。
图1是存储器结构框图及功耗来源示意图； 图2是已有选择性预充电结构电路示意图； 图3是已有选择性预充电电路的工作时序示意图； 图4是本发明的结构框架示意图； 图5是本发明的具体电路示意图； 图6是本发明的工作流程示意图 图7是本发明电路的工作时序示意图。
具体实施例方式
以下将结合附图和具体实施例对本发明做进一步详细说明。
如图4和图5所示，本发明带充电补偿结构的存储器选择性预充电电路是在传统的 选择性预充电结构基础上另增设了一充电补偿单元，它包括选择性预充电单元、充电补 偿单元以及输出驱动单元，所述选择性预充电单元包括预充电管4,和两个或两个以上的 位线选择管脱,，充电补偿单元包括充电补偿管ifc和第二反相器inv2，预充电管i^的源 端连接着电源，漏端连接着内部电路，预充电管4;受预充电信号/^控制，每个位线选 择管C的一端连接存储阵列中的位线，另一端连接于预充电管l和充电补偿管#^的漏 端以及充电补偿单元的第二反相器inv2、输出驱动单元的第一反相器inw的输入端，充
电补偿管乾,的源端连接着电源，漏端连接着内部电路，ifc管受第二反相器inv2的输出端 控制，第二反相器irw2的输入端与预充电管i/w和充电补偿管ifc的漏端连接。
如图5所示，是本发明在一个16选1的位线选择结构中的应用实例，其中电路10 是存储单元阵列，w到^是存储阵列字线，电容G^到Gw表示每根存储阵列位线的等效 电容。电路20是本发明提出的带充电补偿结构的选择性预充电电路。其中NMOS管l到 l采用传统的位线选择管，根据列译码器的结果选通相应位线，电容G是该结构的电路 等效电容。电路30是输出驱动单元的电路。
在电路中，PMOS管l是传统的预充电管，# 的源端连接着电源，漏端连接着内部 电路，l受预充电信号/^控制，当为/^为低电平时预充电管导通，开始对电路充电， 当为/^为高电平时预充电管关断，切断从电源到内部电路的通路。醒OS管iL到必w是 位线选择管，位线选择管的数量根据存储器阵列组织形式的不同而不同，可以是两个到 多个。每个位线选择管的一端连接存储阵列中的位线，另一端连接预充电管l和充电补 偿管ifc的漏端以及充电补偿电路的反相器inv2和输出驱动电路中的反相器irm的输入 端。位线选择管由列译码器的译码结果信号&到Sw控制。充电补偿管Jfc及其驱动反相 器inv2是本发明提出的创新性结构，ifc的连接方式与4;大致相同，源端连接着电源，漏 端连接着内部电路，但i/w管受反相器inv2的输出端控制，反相器inv2的输入端与预充电 管l和充电补偿管i/w的漏端连接。因此，在存储器预充电阶段，反相器inv2的输入端 被充电到高电平，其输出的低电平可将充电补偿管4,打开，进而使得在预充电管l被关 断后充电补偿管i/w仍然可以对内部电路充电。
本发明的操作流程图6所示，电路中各信号的时序关系如图7所示，其中&和^分 别是列译码器和行译码器译码后选中的字线和位线选择信号，6k是被选中位线的等效电 容。如图6所示，该电路的操作流程可分为三个阶段
1. 预充电管(l)开启阶段(时序图中的")在预充电操作开始时，预充电信号 (D下跳到低电平使预充电管(4》开启对电路等效电容(O进行预充电。此时存
储器的行译码器和列译码器对地址进行译码操作，存储阵列中的字线(》0和位线选择信 号(&)都保持为低电平。由于(&)为低电平，所以位线选择管关闭，位线在此阶段并 没有被预充电。
2. 位线预充电阶段(时序图中的")列译码器先于行译码器G时间产生结果。此 时，根据列译码器结果，相应位线选择信号(&)产生上跳，其上跳沿将相应的位线选择 管U》开启，使预充电电路和所选中的位线连接。同时，预充电信号(D保持为低，
预充电管(l)继续导通并和充电补偿管(ifc) —起对位线等效电容充电。而未被位线 选择信号选中的位线则不进行充电操作。
3.预充电管(i/w)关闭阶段(时序图中的")行译码器完成译码操作，相应字线 (W)上跳选通存储单元。同时，预充电信号(D上跳到高电平将预充电管(4》关 闭。此时，如果存储单元存储的是"l"信号，则存储单元的NM0S管将位线与地线连通， 开始对位线等效电容(Gw)放电。由于存储单元的M10S管驱动能力大于充电补偿管(乾》， 所以位线将被放电到低电平，输出驱动反相器(inv》输出"1"信号；如果存储单元存 储的是"0"信号，则位线与地线没有连接通路，由充电补偿管(Jfc)继续对位线充电到 电源电压，输出驱动反相器(inVl)保持输出"0"信号。
权利要求
1、一种带充电补偿结构的存储器选择性预充电电路，其特征在于它包括选择性预充电单元、充电补偿单元以及输出驱动单元，所述选择性预充电单元包括预充电管Mp1和两个或两个以上的位线选择管Mni，充电补偿单元包括充电补偿管Mp2和第二反相器inv2，充电补偿管Mp1的源端连接着电源，漏端连接着内部电路，充电补偿管Mp1受预充电信号Fpre控制，每个位线选择管Mni的一端连接存储阵列中的位线，另一端连接于预充电管Mp1和充电补偿管Mp2的漏端以及充电补偿单元的第二反相器inv2、输出驱动单元的第一反相器inv1的输入端，充电补偿管Mp2的源端连接着电源，漏端连接着内部电路，Mp2管受第二反相器inv2的输出端控制，第二反相器inv2的输入端与预充电管Mp1和充电补偿管Mp2的漏端连接。
2、 根据权利要求1所述的带充电补偿结构的存储器选择性预充电电路，其特征在于 所述充电补偿单元与一等效电容^相连。
全文摘要
本发明公开了一种带充电补偿结构的存储器选择性预充电电路，它的选择性预充电单元包括预充电管M<sub>p1</sub>和两个或两个以上的位线选择管M<sub>pi</sub>，充电补偿单元包括充电补偿管M<sub>p2</sub>和第二反相器inv<sub>2</sub>，预充电管M<sub>p1</sub>的源端连接电源，漏端连接内部电路，预充电管M<sub>p1</sub>受预充电信号F<sub>pre</sub>控制，每个位线选择管M<sub>ni</sub>的一端连接存储阵列中的位线，另一端连接于预充电管M<sub>p1</sub>和充电补偿管M<sub>p2</sub>的漏端以及充电补偿单元的第二反相器inv<sub>2</sub>、输出驱动单元的第一反相器inv<sub>1</sub>的输入端，充电补偿管M<sub>p2</sub>的源端连接电源，漏端连接内部电路，M<sub>p2</sub>管受第二反相器inv<sub>2</sub>的输出端控制，第二反相器inv<sub>2</sub>的输入端与预充电管M<sub>p1</sub>和充电补偿管M<sub>p2</sub>的漏端连接。本发明结构简单、能缩短位线充电阶段的时间开销，提高存储器数据读取速度。
文档编号G11C7/12GK101110260SQ200710035330
公开日2008年1月23日 申请日期2007年7月10日 优先权日2007年7月10日
发明者乐大珩, 婷 刘, 征 刘, 喻仁峰, 张民选, 李少青, 王东林, 董兰飞, 鹏 贺, 赵振宇, 陈吉华, 陈怒兴, 雷建武, 马剑武, 高绍全 申请人:中国人民解放军国防科学技术大学