专利名称：具有冗余功能的半导体存储装置的制作方法
技术领域：
本发明涉及一种半导体存储装置，特别是，涉及一种具有对成为不合格的正常存储单元进行置换的备用存储单元的半导体存储装置。
将用
图10，说明现有的DRAM(Dynamic Random AccessMemory，以下称为半导体存储装置)。如图10所示，现有的半导体存储装置9000具备有行列状排列的多个正常存储单元、与行对应的多个正常字线91#1～91#4、与列对应的多个位线93#1～93#4、可置换正常字线的备用字线92#1～92#2和用于置换不合格的正常存储单元的多个备用存储单元。
正常字线和备用字线都被连接到行译码器80，按照输入到外部地址输入端子(图未示出)的行地址，而成为选择状态。行译码器80在所输入的行地址相当于不良地址的情况下，包括用于选择与该不良地址对应的备用字线的冗余电路。
位线93#1～93#2连接到读出放大器82#1，位线93#3～93#4连接到读出放大器82#2。读出放大器82#1和82#2连接到列译码器84，按照输入到外部地址输入端子(图未示出)的列地址进行选择。
图10所示的标号94#1～94#8表示在正常存储单元中包括的电容的存储点，标号99#1～99#4表示在备用存储单元中包括的电容的存储点。并且，标号95表示源／漏区。例如，包括存储点94#1的存储单元，通过正常字线91#3进行选择。因此，存储的电荷，经由位线接点98，传输到位线93#1上。
在这样的结构里，例如，当包括存储点94#1的正常存储单元坏了，选择正常字线91#3的活化信号发生时，行译码器80就不能将该正常字线活化，而要进行运作，使备用字线92#1活化。因此，备用存储单元的电荷传送给字线93#2。读出放大器82#1放大包括存储点99#1的备用存储单元的电荷，而不用包括存储点94#1的正常存储单元。即，以备用字线92#1置换正常字线91#3，就是用与备用字线92#1连接的备用存储单元，置换与正常字线91#3连接的正常存储单元。
可是，在现有的半导体存储装置中，正常字线和备用字线具有相同的构造，并且正常存储单元和备用存储单元也要制造成具有完全同样大小。
因此，备用存储单元也与正常存储单元一样，都有变成不合格的可能性。
但是，如果因不合格导致备用存储单元功能不正常，则在正常存储单元有缺陷时，就不可能对其进行挽救。因此，希望备用存储单元变成不合格的几率，比正常存储单元还要低。
本发明的目的在于提供一种降低备用存储单元的不合格几率，并能可靠地进行挽救的半导体存储装置。
根据本发明的一个方面，半导体存储装置备有行列状配置的多个正常存储单元、与多个正常存储单元的行对应而设置的多条正常字线、行列状配置，用于置换所述正常存储单元中不合格正常存储单元的多个备用存储单元、及与多个备用存储单元的行对应设置的多条备用字线；并且多条备用字线将分别配置成使多条备用字线间的最小间隔加宽到比多条正常字线间的最小间隔要宽。
理想的是，多条备用字线将分别配置成，使多条备用字线与多条正常字线之间的最小间隔加宽到比多条正常字线间的最小间隔要宽。
理想的是，多个正常存储单元分别包括第1存储单元电容，和通过对应的正常字线变成导通状态的第1存储单元晶体管；多个备用存储单元分别包括具有比第1存储单元电容的容量要大的容量的第2存储单元电容，和通过对应的备用字线变成导通状态的第2存储单元晶体管。
理想的是，多个备用存储单元将分别被配置成，使多个备用存储单元与多个正常存储单元之间的最小距离增大到比多个正常存储单元间的最小距离要大。
理想的是，多个备用存储单元将分别被配置成，使多个备用存储单元之间的最小距离增大到比多个正常存储单元之间的最小距离要大。
因此，如按照上述半导体存储装置，因为比起正常字线间的间隔来，扩大了备用字线间的间隔，所以可以降低备用字线间由异物引起的接触缺陷发生的几率。因此，确实能够挽救变成不合格的正常存储单元，提高半导体存储装置的成品率。
特别是，因为比起正常字线间的间隔来，扩大了正常字线与备用字线之间的间隔，所以可以降低因正常字线与备用字线间的异物引起的接触缺陷发生的几率。
特别是，通过扩大备用存储单元中的存储点，可以提高备用存储单元的暂停刷新特性。
特别是，通过使正常存储单元与备用存储单元的距离比正常存储单元间的距离要大，所以能够降低正常存储单元与备用存储单元之间的异物引起的接触不良发生的几率。
特别是，通过使备用存储单元间的距离比正常存储单元间的距离大，所以能够降低备用存储单元间的异物引起的接触不良发生的几率。
根据本发明的另一方面，半导体存储装置备有行列状配置的多个正常存储单元、形成用于置换所述多个正常存储单元中不合格正常存储单元的多个备用存储单元的存储单元形成区、及在存储单元形成区的最外周边部分形成的虚拟形成区；多个正常存储单元分别包括第1存储单元晶体管和第1存储单元电容，多个备用存储单元分别包括第2存储单元晶体管和伸向虚拟形成区形成的，具有比第1存储单元电容的容量大的第2存储单元电容。
理想的是，虚拟形成区包括形成虚拟单元的区域和形成虚拟布线的区域，第2存储单元电容包括沿虚拟单元的活化区域方向延伸的存储点和与存储点对应设置的单元板极(plate)。
因而，倘采用上述半导体存储装置，将备用存储单元延伸到虚拟形成区域。因此，备用存储单元的电容比正常存储单元的要大。因此，因正常存储单元的暂停刷新特性的不合格，而发生了置换成备用存储单元时，通过置换达到提高暂停特性的效果。
根据本发明的又一个方面，半导体存储装置备有包括正常存储部件和与正常存储部件对应配置的读出放大器部件的正常部件带，和包括备用存储部件和与备用存储部件对应配置的读出放大器部件，在与正常部件带不同的区域上形成的备有部件带；正常存储部件包括行列状配置的多个正常存储单元和与多个正常存储单元的行对应设置的多条正常字线；备用存储部件包括行列状配置，用于置换多个正常存储单元中不合格正常存储单元的，与多个正常存储单元形状不同的多个备用存储单元，和与多个备用存储单元的行对应设置，按与多个正常字线间的间隔不同的间隔配置的多条备用字线。
理想的是，多条备用字线将分别被配置成，使多条备用字线间的最小间隔，比多条正常字线间的最小间隔要宽。
理想的是，多条备用字线将分别被配置成，使得多条正常字线与多条备用字线之间的最小间隔，比多条正常字线间的最小间隔要宽。
理想的是，多个正常存储单元分别包括第1存储单元电容，和通过对应的正常字线变成导通状态的第1存储单元晶体管；多个备用存储单元分别包括具有比第1存储单元电容的容量要大的容量的第2存储单元电容，和通过对应的备用字线变成导通状态的第2存储单元晶体管。
理想的是，多个备用存储单元将分别被配置成，使多个备用存储单元与多个正常存储单元之间的最小距离，比多个正常存储单元间的最小距离要大。
理想的是，多个备用存储单元将分别被配置成，使多个备用存储单元之间的最小距离，比多个正常存储单元之间的最小距离要大。
理想的是，还备有用于根据外部地址，选择对应的行的行译码器；正常存储部件中包括的多条正常字线和所述备用存储部件中包括的多条备用字线，分别借助于行译码器成为选择状态。
理想的是，还备有在正常存储部件和所述备用存储部件的列方向配置的多条位线，和用于根据外部地址，选择正常存储部件和所述备用存储部件的对应的列的列译码器。
因此，根据上述半导体存储装置，将构造不同的正常存储单元部件和备用存储单元部件配置在不同的区域上。因此，可以形成备用存储单元区域，使备用存储单元的不合格几率降低。因此，确实能够挽救变成不合格的正常存储单元，提高半导体存储装置的成品率。
特别是，因为比起正常字线间的间隔来，扩大了备用字线间的间隔，所以可以降低备用字线间由异物引起的接触不良发生的几率。
特别是，因为比起正常字线间的间隔来，扩大了备用字线与正常字线之间的间隔，所以可以降低备用字线与正常字线之间由异物引起的接触不良发生的几率。
特别是，通过扩大备用存储单元中的存储点，可以提高备用存储单元的暂停刷新特性。
特别是，通过使正常存储单元与备用存储单元的距离比正常存储单元间的距离大，所以能够降低正常存储单元与备用存储单元间由异物引起的接触不良发生的几率。
特别是，通过使备用存储单元间的距离比正常存储单元间的距离大，所以能够降低备用存储单元间由异物引起的接触不良发生的几率。
图1为说明本发明的实施例1的半导体存储装置1000构成的图。
图2为说明存储单元构成的图。
图3为说明存储单元构造的剖面图。
图4为说明本发明的实施例2的半导体存储装置2000的图。
图5为说明虚拟区域与备用存储单元之间的关系的示意图。
图6为说明本发明的实施例3的半导体存储装置3000的图。
图7为说明本发明的实施例4的半导体存储装置4000的图。
图8为说明正常存储单元部件带24构成的框图。
图9为说明备用存储单元部件带26的构成的框图。
图10为说明现有半导体存储装置9000的图。
参照附图，详细说明本发明的实施例。另外，对同一要素，给予同一符号或者同一标号，其说明省去。
(实施例1)首先，用图1说明本发明实施例1的半导体存储装置1000。
如图1所示，半导体存储装置1000备有行列状配置的多个存储单元、与行对应的正常字线1#1～1#4、与列对应的多个位线3#1～3#4、用于置换不合格的正常存储单元的多个备用存储单元、可以置换正常字线的备用字线2#1～2#2、行译码器30、读出放大器32#1～32#2以及列译码器34。
正常字线和备用字线(总称为字线)都与行译码器30连接。行译码器30接收输入到附图未示出的外部地址输入端子的行地址，选择对应的正常字线(进行活化)。行译码器包括附图未示出的冗余电路。如果输入的行地址为不良地址，则冗余电路选择备用字线以代替不良地址的正常字线。
位线3#1～3#2连接到读出放大器32#1，位线3#3～3#4连接到读出放大器32#2。读出放大器32#1和32#2连接到列译码器34，按照在外部地址输入端子(图未示出)上输入的列地址进行选择。
正常存储单元和备用存储单元(总称为存储单元)，如图2所示，包括以电荷的形式存储信息的存储单元电容C，和响应对应字线的电位并导通，连接对应位线和存储单元电容C的存储单元晶体管T。
图3是表示存储单元区域的剖面图。参照图3，在由硅衬底100、杂质区域101和阱102形成的半导体衬底表面上，以一定的间隔，形成杂质区域(源／漏区)104和器件隔离绝缘层103。在这样的衬底表面上形成存储单元。存储单元由如上所述的存储单元晶体管和存储单元电容构成。
存储单元晶体管是由在衬底表面上按规定的间隔形成的，一对源／漏区和栅极105构成。栅极105是在被一对源／漏区夹着的区域上，介以栅氧化膜106而形成。另外，在栅极上，形成绝缘膜107，并且在栅极的侧壁上，要形成侧壁绝缘膜109，使之覆盖侧壁。
还要形成层间绝缘膜120a，以覆盖存储单元晶体管。在层间绝缘膜120a上形成位线125(125a、125b)，使之与存储单元晶体管的一对源／漏区的一方电连接。再形成层间绝缘膜120b使之盖住位线125。
而且，层间绝缘膜120b上，形成存储单元电容。存储单元电容具有存储点130和介以电介质131与存储点130对置设置的单元板极132。另外，图中的符号X表示垂直于存储单元字线方向的长度。在本发明的实施例1中，该长度X在正常存储单元和备用存储单元中不同。
图1所示的标号4#1～4#8表示正常存储单元的存储点，标号6#1～6#4表示备用存储单元的存储点。并且，标号5、7表示源／漏区。
参照图1，如选择正常字线1#1，则把存入具有存储点4#3的存储单元电容里的电荷，通过对应的位线接点8，传输给位线3#2。如选择正常字线1#2，则存入具有存储点4#4的存储单元电容里的电荷，通过对应的位线接点8，传输给位线3#2。
并且，如选择备用字线2#1，则存入具有存储点6#1的存储单元电容里的电荷，通过对应的位线接点8，传输给位线3#2。如选择备用字线2#2，存入具有存储点6#2的存储单元电容里的电荷，通过对应的位线接点8，传输给位线3#2。
在这种结构中，例如，包括存储点4#1的正常存储单元不合格，在选择正常字线1#3的活化信号发生时，行译码器30运作，使对应的备用字线2#1活化，而不使该正常字线活化。因此，备用存储单元的电荷传输到位线3#2上。读出放大器32#1放大包括存储点6#1的备用存储单元的电荷，以代替包括存储点4#1的正常存储单元。即，通过用备用字线2#1置换正常字线1#3的办法，用与备用字线2#1连接的备用存储单元，置换与正常字线1#3连接的正常存储单元。
现在，说明有关本发明实施例1的半导体存储装置1000的构造。在图1中，符号NNW表示正常字线间的最小间隔(例如，正常字线1#1～1#2、正常字线1#2～1#3、正常字线1#3～1#4)。符号NSW表示正常字线与备用字线间的最小间隔(例如，正常字线1#4～备用字线2#1)。符号SSW表示备用字线间的最小间隔(例如，备用字线2#1～2#2)。
并且，图中符号ND、SD，分别表示正常存储单元中与存储点的字线垂直的方向的长度，和备用存储单元中的与存储点的字线垂直的方向的长度。
本发明实施例1的半导体存储装置1000将备用字线配置成，使正常字线与备用字线之间的最小间隔NSW加宽到比正常字线间的最小间隔NNW要宽。并且，相对于正常字线间的最小间隔NNW，要这样配置备用字线，使备用字线间的最小间隔SSW加宽。也就是，NSW＞NNW、SSW＞NNW之间的关系成立。
因而，构成备用存储单元的存储点6#1～6#4的大小，要比构成正常存储单元的存储点4#1～4#8大。即，与正常存储单元的存储点的长度ND和备用存储单元的存储点长度SD有关形成备用存储单元，，使SD＞ND的关系成立(图3剖面的存储点长度X在正常存储单元和备用存储单元不同)。
存储点的字线方向的构造，也与正常存储单元和备用存储单元相同。因此，如以C表示正常存储单元的电容，以CS表示备用存储单元的电容，与现有技术中CSC不同，在本发明的实施例1中，CS＞C的关系成立。
这样，通过加大备用字线与正常字线之间的间隔NSW，可以降低在制造阶段由异物引起接触不良的几率。并且，由于备用字线间的间隔SSW，比通常的字线间隔宽，所以可以降低因异物使备用字线相互接触的几率。即，备用字线变成不合格的几率下降。
进而，由于将备用存储单元的电容做得比正常存储单元的电容大，因正常存储单元的暂停刷新特性不良品被置换成备用存储单元的情况下，可以通过置换获得暂停刷新特性提高的效果。
可是，通过本发明的实施例1示出的构造，可以降低备用存储单元变成不合格的几率，通过与现有的结构比较，确实可以挽救变成不合格的存储单元。因此能够提高DRAM等半导体存储装置的成品率。
(实施例2)利用图4说明本发明实施例2的半导体存储装置2000。在图4中，标号1#1-1#5、标号4#1-4#10、标号2#1、标号10#1-10#2、和标号3#1-3#4，分别表示与正常存储单元对应的正常字线、正常存储单元的存储点、备用字线、备用存储单元的存储点、和位线。并且，标号5、11表示源／漏区。
一般，如图5所示，在正常存储单元区域的最外围部分，具有形成与电路动作无关的虚拟单元和虚拟布线的虚拟形成区域。图中的标号12#1～12#2、标号13#1～13#2分别表示形成虚拟单元的区域和虚拟布线。另外，标号9#1～9#2表示备用存储单元的存储点。
与此不同，在本发明的实施例2中，如图4所示，把构成备用存储单元的存储点，沿虚拟形成区域的方向延伸。作为一个例子，如图所示使存储点沿虚拟单元的活化区域的方向延伸。
图中符号NL表示沿正常存储单元中存储点的字线的方向的长度，SL表示沿备用存储单元中的存储点的字线的方向的长度。
例如，这样形成备用存储单元，使得有关沿正常存储单元中存储点的字线的方向的长度NL和沿备用存储单元中的存储点的字线的方向的长度SL之间，SL＞NL的关系成立。
因此，与正常存储单元的电容相比，备用存储单元的电容增大。其结果，因正常存储单元的暂停刷新特性的不合格而发生被备用存储单元置换的情况下，通过置换可获得暂停刷新特性提高的效果。
因而，按照本发明的实施例2所示的构造，可以降低备用存储单元中暂停刷新不合格发生的几率，与现有的结构比较，确实更能挽救变成了暂停刷新不合格的存储单元。因此，能够提高DRAM等半导体存储装置的成品率。
(实施例3)利用图6说明本发明实施例3的半导体存储装置3000。在图6中，标号1#1～1#4、标号4#1～4#8、标号2#1～2#2、标号9#1～9#4、和标号3#1～3#4，分别表示与正常存储单元对应的正常字线、正常存储单元的存储点、备用字线、备用存储单元的存储点、和位线。并且，标号5、15表示源／漏区。
图6所示的区域20，是由正常字线1#1～1#4和按照正常字线活化的正常存储单元(存储点4#1～4#8)构成的正常存储单元部件。并且，区域22是由备用字线2#1～2#2和按照备用字线活化的备用存储单元(存储点9#1～9#4)构成的备用存储单元部件。
图中标号SNLN表示正常存储单元间的最小距离(例如，正常存储单元4#1和正常存储单元4#4)。标号SNLS表示备用存储单元和正常存储单元之间的最小距离(例如，正常存储单元4#2和备用存储单元9#1)或备用存储单元间的最小距离(例如，备用存储单元9#1和备用存储单元9#3)。
本发明实施例3的半导体存储装置3000，要这样配置备用存储单元，使得备用存储单元与正常存储单元之间的最小距离或备用存储单元间的最小距离，比正常存储单元间的最小距离要大。
就是说，关于正常存储单元间的最小距离SNLN、正常存储单元与备用存储单元之间或与备用存储单元间的最小距离SNLS之间，SNLS＞SNLN的关系成立。
并且，这样配置备用字线，使得与正常字线间的最小间隔NNW、正常字线与备用字线之间的最小间隔NSW、和备用字线间的最小间隔SSW有关，且NSW＞NNW，SSW＞NNW的关系成立。
这样，由于使备用存储单元与存储单元(备用存储单元、正常存储单元)之间的最小距离，比正常存储单元间的最小距离大，所以降低了制造阶段的备用存储单元与其它存储单元因异物而引起接触不良的几率。
举例说，通过加宽备用存储单元的存储点9#1和与其邻接的存储单元的存储点4#2、9#3的间隔，在存储单元的存储点9#1和与其邻接的存储单元间发生的接触几率，比起在正常存储单元间发生的接触的几率要低。
因而，按照本发明的实施例3所示的构造，确实更能挽救变成了不合格的存储单元。因此，可以提高DRAM等半导体存储装置的成品率。
(实施例4)利用图7～图9说明本发明的实施例4的半导体存储装置4000。
参照图7～图9，半导体存储装置4000备有正常存储单元部件带24、备用存储单元部件带26、行译码器50和列译码器54。
正常存储单元部件带24包括多个正常存储单元部件和多个读出放大器部件。在图8中，典型地示出了正常存储单元部件25#1～25#6，和与正常存储单元部件25#1～25#6分别对应的读出放大器部件28#1～28#6。
正常存储单元部件25#1～25#6，分别包括正常字线和正常存储单元。读出放大器部件28#1～28#6，分别包括多个上述读出放大器32#1(32#2)。
备用存储单元部件带26包括多个备用存储单元部件和多个读出放大器部件。在图9中，典型地示出了备用存储单元部件27#1～27#6，和与备用存储单元部件27#1～27#6分别对应的读出放大器部件29#1～29#6。
备用存储单元部件27#1～27#6，分别包括备用字线和备用存储单元。读出放大器部件29#1～29#6，分别包括多个上述读出放大器32#1(32#2)。
正常存储单元部件和备用存储单元部件，分别具有上述实施例中说过的构造。
就是说，把正常字线与备用字线之间的最小间隔NSW加宽到比正常字线间的最小间隔NNW要宽(NSW＞NNW)。把备用字线间的最小间隔SSW加宽到比正常字线间的最小间隔NNW要宽(SSW＞NNW)。将备用存储单元的存储点长度SD加大到比正常存储单元的存储点长度ND要大(SD＞ND)。
或者，把备用存储单元与正常存储单元之间或备用存储单元间的最小距离SNLS加大到比正常存储单元间的最小距离SNLN大(SNLS＞SNLN)。
举例说，如果把实施例1或实施例3中说过的备用存储单元构造或具有备用字线配置的备用存储单元部件，配置到正常存储单元部件的端部，为了在正常存储单元部件和备用存储单元部件上，改变字线的间隔、存储单元(存储点)的大小、和存储单元的间隔，所以在两个部件的边界处，图形的周期性改变．因此，变得难以制造所需形状的存储单元和字线，可能发生制造阶段的成品率降低。
因此，在本发明的实施例4中，在一个存储部件中不仅配置有备用存储单元部件和正常存储单元部件，而且分别在各个区域里，配置只由正常存储单元部件构成的正常存储单元部件带和只由备用存储单元部件构成的备用存储单元部件带。
作为配置的方法，在可以用列译码器54选择的存储单元范围内，在同正常存储单元部件不同的位置，在一处集中配置备用存储单元部件。或者也可以在可以用行译码器50选择的存储单元范围内，在同正常存储单元部件不同的位置，在一处集中配置备用存储单元部件。
采用这样的结构，可以构成备用存储单元部件，以便降低备用存储单元的不合格几率。并且，由于将备用存储单元部件带配置到同正常存储单元部件带不同的位置，可以在制造阶段防止降低成品率。
而且，同现有技术相比，确实更能抢救不合格的正常存储单元，提高DRAM等半导体存储装置的成品率。
另外，在以上，已经对以字线为单位进行置换的备用列作出说明，然而即使对于包括可用行译码器50选择的多个正常存储单元部件的正常存储单元部件带中的备用列(以位线为单位的置换)，也同样可以应用，通过制成同样的构造，可以提高挽救几率，而且提高成品率。
以上结合具体实施例对本发明进行了说明，但本发明不限于此。本领域的技术人员显然可按照本发明的意旨进行各种变更，这也应包括在本发明的范围内。
权利要求
1.一种半导体存储装置，具备有行列状配置的多个正常存储单元(4#1～4#8)；与所述多个正常存储单元(4#1～4#8)的行对应设置的多条正常字线(1#1～1#4)；行列状配置，用于置换所述多个正常存储单元(4#1～4#8)中不合格的正常存储单元的多个备用存储单元(6#1～6#4，9#1～9#4)；与所述多个备用存储单元(6#1～6#4，9#1～9#4)的行对应设置的多条备用字线(2#1～2#2)；其特征在于所述多条备用字线(2#1～2#2)将分别配置成，使得所述多条备用字线间的最小间隔SSW加宽到比所述多条正常字线间的最小间隔NNW要宽。
2.根据权利要求1所述的半导体存储装置，其特征是所述多条备用字线将分别配置成，使得所述多条备用字线与多条正常字线之间的最小间隔NSW，比所述多条正常字线间的最小间隔NNW要宽。
3.根据权利要求1所述的半导体存储装置，其特征是所述多个正常存储单元(4#1～4#8)分别包括第1存储单元电容(4#1～4#8)，和通过对应的正常字线变成导通状态的第1存储单元晶体管T；所述多个备用存储单元分别包括具有比所述第1存储单元电容(4#1～4#8)的容量要大的容量的第2存储单元电容(6#1～6#4)，和通过对应的备用字线变成导通状态的第2存储单元晶体管T。
4.根据权利要求1所述的半导体存储装置，其特征是所述多个备用存储单元(9#1～9#4)分别被配置成，使得所述多个备用存储单元与所述多个正常存储单元之间的最小距离SNLS，比所述多个正常存储单元之间的最小距离SNLN要大。
5.根据权利要求1所述的半导体存储装置，其特征是所述多个备用存储单元(9#1～9#4)分别被配置成，使得所述多个备用存储单元间的最小距离SNLS，比所述多个正常存储单元间的最小距离SNLN大。
6.一种半导体存储装置，具备有形成行列状配置的多个正常存储单元，和用于置换所述多个正常存储单元中不合格的正常存储单元的多个备用存储单元的存储单元形成区，以及在所述存储单元形成区的最外围部分形成的虚拟形成区；所述多个正常存储单元分别包括第1存储单元晶体管T，和第1存储单元电容(4#1～4#10，132)；多个备用存储单元分别包括第2存储单元晶体管T，和伸向所述虚拟形成区形成的，具有所述比第1存储单元电容的容量要大的第2存储单元电容(10#1，10#2，132)。
7.根据权利要求6所述的半导体存储装置，其特征是所述虚拟形成区包括形成虚拟单元的区域(12#1，12#2)，和形成虚拟布线的区域(13#1，13#2)；所述第2存储单元电容(10#1，10#2，132)包括沿所述虚拟单元的活化区域方向延伸的存储点(10#1，10#2)，和与所述存储点(10#1，10#2)对应设置的单元屏极(132)。
8.一种半导体存储装置，具备有包括正常存储部件(25#1～25#6)和与正常存储部件(25#1～25#6)对应配置的读出放大器部件(28#1～28#6)的正常部件带(24)，和包括备用存储部件(27#1～27#6)和与备用存储部件(27#1～27#6)对应配置的读出放大器部件(29#1～29#6)，在与正常部件带(24)不同的区域上形成的备有部件带(26)；所述正常存储部件(25#1～25#6)包括行列状配置的所述多个正常存储单元，和与所述多个正常存储单元的行对应设置的多条正常字线(1#1～1#4)；所述备用存储部件(27#1～27#6)包括行列状配置，用于置换所述多个正常存储单元之中不合格的正常存储单元的，与所述多个正常存储单元形状不同的多个备用存储单元，和与所述多个备用存储单元的行对应设置，按与所述多个正常字线间的间隔不同的间隔配置的多条备用字线(2#1～2#4)。
9.根据权利要求8所述的半导体存储装置，其特征是所述多条备用字线(2#1～2#2)分别被配置成，使得所述多条备用字线间的最小间隔SSW，比所述多条正常字线间的最小间隔NNW要宽。
10.根据权利要求8所述的半导体存储装置，其特征是所述多条备用字线(2#1～2#2)分别被配置成，使得所述多条正常字线与所述多条备用字线之间的最小间隔NSN，比多条正常字线间的最小间隔NNW要宽。
11.根据权利要求9或10所述的半导体存储装置，其特征是所述多个正常存储单元分别包括第1存储单元电容(4#1～4#10)，和通过对应的正常字线变成导通状态的第1存储单元晶体管T；所述多个备用存储单元分别包括具有比所述第1存储单元电容的容量要大的容量的第2存储单元电容(6#1～6#4，10#1～10#2)，和通过对应的备用字线变成导通状态的第2存储单元晶体管T。
12.根据权利要求8所述的半导体存储装置，其特征是所述多个备用存储单元分别被配置成，使得所述多个备用存储单元与所述多个正常存储单元之间的最小距离SNLS，比所述多个正常存储单元间的最小距离SNLN要大。
13.根据权利要求8所述的半导体存储装置，其特征是所述多个备用存储单元分别被配置成，使得所述多个备用存储单元间的最小距离SNLS，比所述多个正常存储单元间的最小距离SNLN要大。
14.根据权利要求8所述的半导体存储装置，其特征是还备有用于根据外部地址，选择对应的行的行译码器(50)；所述正常存储部件(25#1～25#6)中包括的所述多条正常字线(1#1～1#2)，和所述备用存储部件(27#1～27#6)中包括的所述多条备用字线(2#1～2#2)，分别通过上述行译码器(50)成为选择状态。
15.根据权利要求8所述的半导体存储装置，其特征是还备有在所述正常存储部件(25#1～25#6)和所述备用存储部件(27#1～27#6)的列方向配置的多条位线(3#1～3#4)，和用于根据外部地址，选择所述正常存储部件(25#1～25#6)和所述备用存储部件(27#1～27#6)对应列的列译码器(54)。
全文摘要
提供一种可能降低备用存储单元的不合格几率,并确实能挽救的半导体存储装置。本发明的半导体存储装置包括:正常字线1＃1～1＃4、备用字线2＃1～2＃2和位线3＃1～3＃4。相对正常字线间隔,要把备用字线间隔加宽。并且,正常字线和备用字线之间的间隔也加宽。因此在制造阶段由异物引起的接触不良发生的几率降低。进而,把备用存储单元的存储点6＃1～6＃4的大小增大到比正常存储单元的存储点4＃1～4＃8要大。因此,可以增大备用存储单元的电容。
文档编号G11C7/00GK1281260SQ0010893
公开日2001年1月24日 申请日期2000年5月22日 优先权日1999年7月16日
发明者伊藤孝 申请人:三菱电机株式会社