专利名称：高能esd结构和方法
技术领域：
本发明一般地涉及集成电路保护结构，尤其涉及一种用于保护集成电路不受极端ESD条件的静电释放(ESD)结构以及一种制造方法。
背景技术：
ESD是集成电路(IC)制造和使用方面一个已知的且有记载的问题。当来自静电的大电压脉冲施加到集成电路的I/O垫上时，ESD发生。ESD电压尖脉冲可能引起对绝缘层和导电互连以及集成半导体器件的损坏，这可能导致短路和/或断路故障和过热。另外，这种尖脉冲可能损坏结区域，导致交叉扩散和熔化。
ESD保护已经形成为某些高频应用例如射频(RF)，数字和混合信号集成电路中的主要设计挑战。对于所有IC应用，较高故障电压和用于将ESD结构布置在IC上的较小可用面积是ESD性能指标的驱动要素。另外，ESD负载经常支配寄生电容，这在较高工作频率时变成重要问题。ESD器件相关寄生电容减慢信号，引起大的反射，并限制芯片至芯片的信号带宽。结果，信号的有效部分可能通过ESD电路而丢失，这使得它们成为高速操作的主要障碍。
一些行业，例如汽车、计算和个人通信行业，现在需要高达20kV的ESD测试和检定，这对ESD结构提出更高的要求和应力。特别地，这种应力在将凸起结构并入I/O垫上的IC技术中是麻烦的，其中这种应用可能导致器件退化或故障。
因此，需要可以承受≥15kV空气和接触放电事件，并且具有机械鲁棒性和长期可靠性的ESD结构和方法。另外，这种结构和方法容易集成到典型IC工艺流程，以便特别是对于高频应用具有减小的寄生效应，并且占用最小空间将是有利的。
图1是根据本发明的ESD结构的顶视图；图2是沿着参考线2-2而获得的图1的ESD结构的放大横截面视图；以及图3-8说明形成根据本发明的ESD结构的优选工艺流程。
为了容易理解，附图中的单元不一定按照比例绘制，并且贯穿各个图，在适当的情况下，使用相同的元素编号。另外，说明书和权利要求书中的术语第一、第二、第三等，如果存在的话，用于区分元素而不一定用于描述顺序或时间次序。应当理解，如此使用的术语在适当环境下可互换并且这里描述的本发明的实施方案能够以这里描述或说明的其它顺序操作。
具体实施例方式
一般地，本发明提供一种用于保护集成电路器件不受极端电压放电事件(也就是，≥15kV空气和接触放电事件)的环形、环纹、环状、同心环、同心圆、圆形或类似环状的ESD结构。ESD器件包括与浮动隐埋层耦连在一起的隐埋表面下的背对背二极管。两个二极管之间的绝缘区域使得两个二极管之间的任何电流注入或SCR作用达到最小。根据本发明的ESD器件表现出低导通电阻，皮安培漏泄电流电平，改进的热能耗散，减小的I/O凸起应力敏感度，以及低输入电容。而且，描述一种制造该ESD结构的方法。
可以通过参考图1-8以及下面附图的详细描述更好地理解本发明。附图中所示的优选实施方案是适合于集成到双极型集成电路流程中的ESD结构。这并不打算限制，并且根据本发明的ESD结构可以合并到CMOS或BICMOS集成电流工艺流程中。
图1显示根据本发明的环形、环纹、圆形、同心环或同心圆ESD结构或器件10的放大顶视图，其形成在半导体区域或外延层27上或作为其一部分。为了容易理解，钝化和导电层已经从图1的结构10中移除，但是在图2中显示。结构10包括外侧绝缘环或区域11，外侧或第一绝缘或扩散区域或环或沟槽隔离区域14，第一区域或环16，第二绝缘或扩散区域或环形沟槽隔离区域17，第二区域或环19，以及内侧或第三绝缘或圆形扩散或掺杂区域或沟槽隔离区域21。与隐埋区域26(图2中所示)一起，第一和第二区域构成根据本发明的背对背二极管结构。
在所示的实施方案中，外侧绝缘环11以及第一和第二二极管区域16和19构成第一导电型(例如p型)。第一、第二和第三区域14，17和21构成第二导电型(例如n型)，当这些区域由扩散绝缘区域组成时。区域14，16，17，19和21的导电型可以反转。第一，第二和第三区域14，17和21备选地包括电介质填充沟槽并且使用常规沟槽隔离技术形成。结构10构成同心环和/或圆形以使得ESD性能达到最大并且使得与凸起的I/O垫相关的机械应力达到最小。
根据本发明，区域17用来减小、限制或消除第一和第二区域16和19之间的SCR作用或电流注入，这增加结构10的鲁棒性。优选地，深区域17掺杂使得在它形成之后，它具有大约1.0×1018原子/立方厘米的表面掺杂浓度。更优地，表面掺杂浓度大于大约4.0×1018原子/立方厘米。这产生在使得操作期间电流注入或SCR作用达到最小方面优选的掺杂分布。
第一导电型的高掺区域或接触区域或环166以及第二导电型的高掺区域或接触区域或环167在第一区域16中形成。另外，第一导电型的高掺区域或接触区域或环196以及第二导电型的高掺或接触区域或环197在第二区域19中形成。更多或更少的接触区域可以使用。更多的接触区域与更宽的二极管区域一起使用，用于更高能量(电压)ESD需求。这里所示的优选实施方案适合于大于20kV的需求或检定。在备选实施方案中，区域166，167，196和/或197是不连续区域以便考虑到尤其是路由选择。
图2显示沿着图1中所示参考线2-2获得的结构10的放大部分横截面视图。结构10在半导体衬底、晶片或区域23上、内或作为其一部分而形成。衬底23包括例如具有大约3.0×1015原子/立方厘米掺杂浓度的掺硼衬底。浮动或隐埋层或区域26在衬底23的一部分上形成，并且外延层27在衬底23和隐埋区域26上形成。在所示实施方案中，隐埋区域26包括具有优选地大约4.0×1019～8×1019原子/立方厘米峰值掺杂浓度的高掺n型层，尤其使得电阻达到最小。优选地，隐埋区域26包括圆形或环形。
隐埋区域26优选地包括掺砷层。作为选择，隐埋区域26包括掺磷或锑层。外延层27优选地包括具有大约1.0×1016～5.0×1016原子/立方厘米掺杂浓度以及大约0.5～1.1微米或更大厚度的掺砷层。作为选择，层27包括掺磷或锑层。隐埋区域26和外延层27使用常规处理技术形成。
如图2中所示，第一、第二和第三深区域14，17和21优选地延伸通过外延层27以接触或耦连到隐埋区域26。作为选择，区域14，17和21延伸得足够远以至于使得相邻区域或器件之间的任何SCR作用或电流注入达到最小。而且，第一和第二区域16和19延伸通过外延层27以接触隐埋层26而形成二极管结区域，或p/n结或n/p结。外侧绝缘环11所示为扩散p型绝缘区域，其例如通过在生长外延层27之前使用常规遮蔽和掺杂技术在衬底23的一部分中选择性地形成p型向上区域来形成。例如，大约1.0×1013～4.0×1013原子/平方厘米的硼注入用来形成该向上区域。在外延层27生长之后，另外的p型掺杂物使用常规遮蔽和掺杂技术扩散以完成外侧绝缘环11。作为选择，外侧绝缘环11包括沟槽隔离，电介质隔离，及其组合等。
场隔离区域32在外延层27上选择性地形成，保持暴露部分在第一和第二区域16和19上，或者第一和第二区域16和19随后通过其形成。场隔离区域32包括电介质材料例如氧化硅，并且使用例如硅的局部氧化(LOCOS)技术或其变体，或者浅槽来形成。优选地，场隔离区域32具有大约7,000～10,000埃的厚度。虽然第一和第二区域16和19的边缘显示在场隔离区域32下，边缘可以在由场隔离区域32确定的有效区域内侧或内部终止。在该备选实施方案中，边缘随后使用介电层(例如下面描述的ILD 71)钝化。
接触区域166和167在第一区域16中形成，并且接触区域196和197在第二区域19中形成。例如，接触区域166和196包括使用硼离子注入和常规遮蔽技术形成的高掺p型区域。接触区域167和197包括使用砷或磷离子注入和常规遮蔽技术形成的高掺n型区域。作为选择，如下面将更详细说明的，接触区域166和196使用p型多晶半导体层作为扩散源而形成，而接触区域167和197使用n型多晶半导体层作为扩散源而形成。
在适合于大于20kV ESD保护的优选实施方案中，第二区域19优选地包括三环p型接触区域196，n型接触环197介于一对p型接触区域196之间。另外，第一区域16优选地包括两环p型接触区域166，n型接触环167介于其间。更多或更少的接触区域可以使用。
另外，优选地，这些区域与隐埋层26的分界面(也就是结)处第一和第二区域16和19的面积基本上相等。而且优选地，对于大于20kV的ESD器件，第一和第二区域16和19的面积每个应当大约为20,000平方微米。对于大于15kV的ESD器件，面积优选地大约为15,000平方微米。该关系同样对于其它电压可按比例伸缩。也就是，如果X对应于以伏特为单位的期望ESD指标，那么第一区域16和第二区域19在与隐埋层26的分界面处具有基本上等于X平面微米的面积。
例如，p型接触区域166和196使用大约1.0×1015到大约5.0×1015原子/平方厘米范围内的硼注入剂量而形成，并且n型接触区域167和197使用大约1.0×1016到大约2.0×1016原子/平方厘米范围内的砷注入剂量而形成。优选地，接触区域166，196，167和197的面积被选择，使得当一个结在正向偏压下而另一个结在雪崩中时，接触区域支持近似相等数目的载流子(也就是空穴和电子)。这提供尤其较低的导通电阻，因为输送电流因分别区域167和197的存在而维持在区域16和19中。更特别地，区域167和197维持或启动结构10中的少数载流子输送电流。没有这种区域，少数载流子电流将变成复合电流，这将减慢结构10。因为雪崩条件产生相等数目的空穴和电子，区域166，167，196和197的掺杂浓度和面积(也就是电阻)在正或负ESD触发事件期间支持基本上相等数目的载流子是重要的。
另外，器件10的ESD触发电压是一个二极管的雪崩电压加上取决于触发事件是正还是负的另一个二极管的VBE。因为雪崩温度系数是正的而VBE温度系数是负的，ESD触发电压随着温度的变化被补偿，这为器件10提供增强的温度补偿或稳定性。而且，因为触发电压由雪崩和VBE电压确定，结构10较不易受加工偏差影响，因此与其它ESD结构相比较更稳定。
在优选实施方案中，区域166和196的外围或扩散面积是区域167和197的外围面积的大约两倍。也就是，166/167和196/197的外围面积比优选地大约为2∶1以便为结构10提供更优化的电流能力。换句话说，区域167和197的电阻大约为区域166和196的电阻的两倍。
结构10还包括介电层或层间介电(ILD)层71，其包括例如氧化物、氮化物或其组合。在优选实施方案中，介电层71包括覆盖在大约500～700埃厚的氧化硅层上的大约300～600埃厚的氮化硅层。常规光刻技术用来对ILD层71形成图案以在第一和第二区域16和19上形成接触开口。第一接触结构41在衬底23上面或上方形成，并且通过接触区域166和167耦连到第一区域16。第二接触结构43在衬底23上面或上方形成，并且通过区域196和197耦连到第二区域19。
在双极型集成电路流程中，第一和第二接触结构41和43包括例如位于接触区域166和196之上、与其相邻或覆盖在其上具有第一导电型的第一多晶半导体(例如多晶硅)层72，以及位于接触区域167和197之上、与其相邻或覆盖在其上具有第二导电型的第二多晶半导体层(例如多晶硅)76。可选的介电隔板74分开多晶硅层72和76。优选地，接触结构41和43包括另外的导电层，其将在下面更详细地描述。接触结构41将接触区域166和167短接在一起，而接触结构43将接触区域196和197短接在一起以在器件10的表面有效地短接由接触区域形成的pn结。垂直双极型晶体管由区域167，16和26形成。晶体管区域167和16由接触结构41通过区域166短接。类似地，垂直双极型晶体管由区域197，19和26形成。晶体管区域197和19由接触结构43通过区域196短接。该特征尤其提供与减少的少数载流子存储相关的减小的寄生电容。另外，该特征能够在操作期间获得更理想的雪崩特性。
图3-8说明结构10的放大横截面视图，以显示形成多晶层72和76以及接触区域196和197的优选步骤。为了简化仅第二区域19显示。使用类似的步骤在第一区域16中形成接触区域166和167。图3显示第二区域19在层27中形成以及ILD层71形成之后的结构10。开口771使用常规光刻和刻蚀技术在ILD层71中形成。
接下来，多晶半导体层72沉积在ILD 71和开口771上。例如，层72包括大约3,000～4,000埃厚的多晶硅层。层72或者在沉积期间掺杂p型，或者无掺杂而随后使用例如离子注入或沉积技术掺杂。例如，使用大约1.0×1015～4.0×1015原子/平方厘米的注入剂量的硼注入是足够的。
此后，如图4中所示，层72形成图案，并且第二ILD层77形成或沉积在层72以及ILD层71的部分上。例如，ILD层77包括氧化物、氮化物或其组合。优选地，ILD层77包括第一层氮化硅，继之以第二层氧化硅。大约250～500埃的氮化硅层继之以大约6,000～7,000埃的氧化硅层是足够的。
图5显示进一步处理之后的结构10。特别地，光刻和刻蚀步骤用来在ILD层77和层72上形成开口777。接下来，常规介电隔板处理用来沿着层72的侧壁区域形成介电隔板74。隔板74优选地包括氧化硅，并且用来电绝缘层72的端部。第二多晶半导体层76然后在结构10上和开口777内形成，如图6中所示。优选地，层76包括多晶硅，并且大约2,500～4,000埃厚。层76或者在沉积期间掺杂n型，或者无掺杂而随后使用例如离子注入或沉积技术掺杂。例如，使用大约1.0×1016～2.0×1016原子/平方厘米的注入剂量的砷注入(等)是足够的。
接下来，结构10暴露于升高的温度以形成接触区域196和197，如图7中所示。例如，结构10暴露于大约1,000～1,100摄氏度长达大约20～50秒。在高温处理期间，层72中的p型掺杂物和层76中的n型掺杂物扩散到二极管区域19中以形成p型区域196和n型区域197。层76然后平面化或回蚀，并且ILD层77使用常规光刻和刻蚀技术刻蚀以提供结构10，如图8中所示。
现在返回参考图2，第一金属或导电层81然后在结构10上形成。第一导电层81包括例如硅化铂等。在一种实施方案中，铂沉积在结构10上，然后在氮环境中退火以形成硅化铂，其中第一导电层81与多晶半导体层72和76接触。第二金属或导电层83然后沉积在第一导电层81上。第二导电层83包括例如钛层，继之以氮化钛阻挡层，继之以铝铜合金层等。层83和81然后都使用常规技术形成图案。一旦形成图案，包括层72，76，81和84部分的接触结构41形成。
接下来，第三ILD层86在结构10上形成。ILD层86包括例如使用四乙基原硅酸盐(TEOS)源沉积的氧化硅，并且具有大约15,000～20,000埃的厚度。开口或通孔然后在第二区域19上ILD层86中形成以提供到那里的接触开口。第三金属或接触层91然后在结构10上形成并且形成图案以完成接触结构43，其包括层72，76，81，84和91的部分。第三接触层91包括例如铝铜合金层，并且具有大约14,000～16,000埃的厚度。可选的最后钝化层(没有显示)沉积在结构10上并且优选地包括掺杂氧化物(例如PSG)，氮化物或其组合。开口然后在最后钝化层中形成，并且另外的导电层或结构(例如凸起)形成。在IEC 4级接触放电下，结构10显示大于25,000伏特的能力。
在操作期间，根据本发明的结构10提供最小的寄生效应。更具体地说，器件10吸收非常少的电流，并且与现有技术ESD结构相比较具有最小的电容效应。而且，结构10对于正和负ESD事件而保护。对于正ESD触发事件，相对于接触结构41正电压施加到接触结构43。由区域19和26形成的二极管被正向偏压；但是，没有电流流动直到由区域16和26形成的二极管雪崩。一旦雪崩发生，相等数目的空穴和电子在区域16和26的结处产生。空穴经由区域166流出结构10。电子流过隐埋层26以提供由区域19和26形成的二极管的正向偏压电流，并且主要通过区域197流出结构10。
在负ESD触发事件下，相对于接触结构41负电压施加到接触结构43。由区域16和26形成的二极管被正向偏压；但是，没有电流流动直到由区域19和26形成的二极管雪崩。一旦雪崩发生，相等数目的空穴和电子在区域19和26的结处产生。空穴经由区域196流出结构10。电子流过隐埋层26以提供由区域16和26形成的二极管的正向偏压电流，并且主要通过区域167流出结构10。
结构10的另一个优点在于雪崩区域(也就是由区域16和26或者区域19和26确定的区域)隐埋在半导体区域内(也就是区域23和27内)，并且远离漏泄电流可能产生的外表面。这使得操作期间的电压漂移达到最小并且提供更稳定的器件。
总之，结构10包括用于极端ESD事件的环形、环纹、同心圆和/或环的ESD器件，其包括隐埋表面下的背对背二极管结构。隐埋表面下的结构消除或减小击穿电压漂移并且提供低导通电阻以更好地保护ESD敏感电路。改变第一和第二区域16和19的掺杂分布方便地控制结构10的雪崩击穿电压。例如，离子注入剂量或沉积浓度改变以修改第一和第二区域16和19的掺杂分布。而且，环形结构对流过区域26的电流提供减小的串联电阻。
结构10包括浮动隐埋区域26和绝缘区域17以使得任何SCR作用达到最小。而且，隐埋区域26和外侧绝缘环14提供改进的外界器件绝缘。另外，浮动隐埋区域26和内侧绝缘区域21提供改进的电流镇流和电势均衡，这尤其使得热点形成达到最小。另外，器件10的圆形/环形结构提供最优的电场分布和电流整形。圆形/环形结构也占用较少空间并且考虑到机械应力的均匀分布以提高凸起I/O垫的可靠性。此外，结构10因第一和第二区域16和19的串联而具有低输入电容。而且，背对背二极管结构提供击穿或ESD触发电压的温度补偿或者在宽温度范围内的稳定性。
因此显然，根据本发明，已经提供一种用于极端ESD条件的ESD结构。另外，用于形成该ESD结构的优选方法已经提供。
虽然本发明已经参考其具体实施方案描述和说明，本发明并不打算局限于这些说明性实施方案。例如，接触区域166，167，196和197可以由直接离子注入或沉积到第一和第二区域16和19中而形成。另外，绝缘区域14，17和21可以包括扩散绝缘、沟槽隔离及其组合等。而且，场绝缘区域32可以在形成绝缘区域14，17和21之前形成。在这种实施方案中，开口使用常规技术在场绝缘区域32中形成。绝缘区域14，17和21然后通过开口形成。在这种实施方案中，ILD层71在绝缘区域14，17和21上提供钝化。本领域技术人员将认识到，可以进行修改和变化而不背离本发明的本质。因此，本发明打算包括落入附加权利要求范围内的所有这种变化和修改。
权利要求
1.一种半导体ESD结构，包括具有第一导电型的半导体衬底，其包括具有第二导电型和第一掺杂浓度的第一区域；在第一区域中形成、具有第二导电型的隐埋区域；在第一区域中形成并接触隐埋层、具有第一导电型的第二区域；在第一区域中形成并接触隐埋层、具有第一导电型的第三区域；在第二和第三区域之间的第一区域中形成的第一绝缘区域；在第二区域中形成的第一对相反掺杂区域；以及在第三区域中形成的第二对相反掺杂区域。
2.根据权利要求1的结构，其中第二和第三区域以及第一绝缘区域在第一区域中形成同心环。
3.根据权利要求1的结构，其中第一绝缘区域包括具有大于第一掺杂浓度的第二掺杂浓度的扩散区域。
4.根据权利要求3的结构，其中第一绝缘区域具有大于大约1.0×1018原子/立方厘米的表面掺杂浓度。
5.根据权利要求1的结构，其中第一对相反掺杂区域和第二对相反掺杂区域中的一个短接在一起以提供减小电容的器件。
6.一种半导体器件，包括具有第一导电型的第一环形区域，其在具有第二导电型的一层半导体材料中形成并且具有第一掺杂浓度；在该层半导体材料中形成的具有第一导电型的第二环形区域；具有第二导电型的第一掺杂区域，其位于该层半导体材料中并且耦连到第一和第二环形区域；以及包括第一和第二环形区域之间的绝缘区域的第三环形区域。
7.根据权利要求6的器件，其中第三环形接触第一掺杂区域。
8.一种形成半导体器件的方法，包括如下步骤在具有第二导电型的一层半导体材料中形成具有第一导电型的第一环形区域并且具有第一掺杂浓度；在该层半导体材料中形成具有第一导电型的第二环形区域；形成具有第二导电型的第一掺杂区域，其位于该层半导体材料中并且耦连到第一和第二环形区域；以及在第一和第二环形区域之间形成具有第二导电型的第三环形区域，其中第三环形区域具有大于第一掺杂浓度的第二掺杂浓度。
9.根据权利要求8的方法，其中形成第三环形的步骤包括形成耦连到第一掺杂区域的第三环形。
10.根据权利要求8的方法，还包括步骤在第一环形区域中形成具有第一导电型的第二掺杂区域；在第一环形区域中形成具有第二导电型的第三掺杂区域；在第二环形区域中形成具有第一导电型的第四掺杂区域；以及在第二环形区域中形成具有第二导电型的第五掺杂区域。
全文摘要
一种同心环ESD结构(10)包括在一层半导体材料(27)中形成的第一p型区域(16)和第二p型区域(19)。两个p型区域(16，19)使用浮动n型隐埋层(26)耦连在一起。第一和第二p型区域(16，19)与浮动n型隐埋层(26)一起形成背对背二极管结构。一对短接的n型(167，197)和p型(166，196)接触区域在第一和第二区域(16，19)的每个中形成。绝缘区域(17，32)在第一和第二p型区域(16，19)之间形成。
文档编号H01L27/02GK1894794SQ200480037827
公开日2007年1月10日 申请日期2004年11月26日 优先权日2004年1月2日
发明者彼得·J.·赞德贝尔, 迪安·M.·陶 申请人:半导体元件工业有限责任公司