专利名称：一种小面积高性能叠层结构差分电感的制作方法
技术领域：
本发明属微电子技术领域，具体涉及一种用标准集成电路工艺设计的小面积高性能片上叠层结构差分驱动对称电感。
背景技术：
半导体工艺迅猛发展，单片集成电路已经成为可能。由于单片集成电路固有的低功耗、高性能、低成本、高成品率等一系列的优点，使得原来的片外元件(如电感等)片内实现成为一个研究的热点。
标准集成电路的片上电感是采用多层金属互连线缠绕而成的。电感的研究主要集中在提高电感的品质因素(Q)和自激振荡频率(fsR)以及模型的建立。
电感的品质因素的基本定义是电感在一个周期内存储能量和损耗能量的比值 最广泛的Q定义为QL(ω)=-Im(y11)Re(y11)=2ω·(Emav-Eeav)Plav---(2)]]>其中，Emav，Eeav，Plav分别表示一个周期内电感的平均存储的磁能、电能和损耗。电感的自激振荡频率(fSR)定义为电感Q的第二个定义中，Q为时候的电感工作频率fSR=(2πLeqCeq)-1---(3)]]>其中Leq和Ceq分别为等效的电感值和电容值。
从(2)和(3)可见只要降低电感的寄生电容就能提高电感的Q和fSR。
随着工艺的不断进步，元件的尺寸在按比例缩小，然而电感的面积十分庞大，不能按比例缩小，同时性能也不是很好。主要的原因之一是平面电感的不同线圈之间的耦合系数十分低，意味着磁场存能和串联电阻造成的损耗，随着电感圈数的增加而降低。但是为了实现相对大的电感的同时节省一定的面积，人们不得不采用多圈的电感形式，而不是单圈的大半径结构形式。
随着工艺的进步，互连线的层数逐渐增多，而且不同的金属层之间的连接的通孔也采用与互连线相同的金属，这样降低了通孔的电阻。为此设计了叠层的电感，就是不同层之间的电感是串连结构，但是这样的结构都是单端的，就是电感的一个端口对于交流信号而言是接地的，另一端接交流信号。不适合差分电路的需要，不得不采用两个单端的电感，这样造成了浪费芯片的面积。针对射频集成电的设计，为了抑制直流失调和信号隔离而普遍采用差分电路拓扑结构，人们想出将两个差分电感合并的方法，利用多层金属互连线设计了差分电感，就是电感的两个端口输入的信号的大小相等幅度相反，而电感是中心对称的，在电感线圈的几何中心就是虚拟的地，这样差分电感就是两个独立的单端电感的拼凑，即节省了面积也降低了电感对衬底的寄生电容。平面的差分电感在差分使用时候的电容为电感单端使用时候的四分之一。
Plav包括衬底损耗和电感的金属串连损耗。其中衬底损耗包括衬底涡流损耗和衬底电场耦合损耗。在小半径的电感相对于大半径的电感，衬底的穿透深度比较浅，这意味着衬底的损耗也就低。而采用叠层电感，由于耦合系数比较大，电感的半径也就比较小，相应的衬底损耗也就低。但是叠层的差分电感还没有见到报导。
发明内容
本发明的目的在于提出一种用标准集成电路工艺设计的高性能片上叠层结构差分驱动对称电感。
本发明提出的用标准集成电路工艺设计的高性能电感，采用叠层差分驱动对称结构形式，其中，在同一金属互连层采用单圈的电感结构，不同层之间采用串连连接形式。
本发明中，上下两层的连接处采用Z字形开槽，槽的宽度满足设计规则要求。Z字的两横基本垂至于线圈的边缘；Z字的斜杠基本平行于线圈的边缘，位于线圈宽度的中心位置。上下两互连层的Z字的横杠开槽方向相反，确保不同电感线圈电流方向的一致性。Z字部分通过通孔与上下两层连接。这里所谓标准集成电路工艺是一种标准COMS多层金属互连线工艺。
叠层电感是通过提高电感线圈之间的耦合系数，增大电感值和金属线圈串连电阻的比值的方法，提高电感的性能。垂直叠层串连连接的电感之间的耦合系数大约在0.9左右，在每圈电感值相同的情况下，电感值近似等于叠层电感的层数(n)的平方，而在忽略临近效应的情况下，电感的串连电阻近似等于每一层电感线圈串联电阻的和，与n成正比，就是说电感值是n2倍增加，而电阻值n倍增加。进而增大电感的性能。
由于相同层的相邻线圈之间的耦合系数较小，差分结构中，相邻线圈之间的电压差比较大，造成电感的寄生电容比较大。本发明中，电感同一金属层上采用单圈结构，然后通过不同金属层之间的通孔向下连接，直到最底层；也可以是相邻的层之间并联连接，再次与其他的并联层或者单层串连，这样降低单圈金属的串连寄生电阻；也可以是跳过某些层串连连接，比如金属层5的单圈电感与金属层3和金属层1串连，中间的金属层2和金属层4跳过，进而增大相邻叠层之间的距离，降低临近金属线圈的寄生电容。
叠层结构，原本电感线圈和衬底之间的电容变成不同互连线金属层电感线圈之间的寄生电容和最低层线圈与衬底之间的电容的串连连接的结构。而且最低层的线圈的中心部分是差分驱动的两个单端电感交流电的零电位结合处，也就是说，该种结构的最低层电感线圈的电位和常规接地衬底之间的电位差最小，从平板电容的角度考虑，意味着该层线圈与衬底之间的寄生电容非常小。总体而言这样的底层电感的寄生电容非常小。与平面电感相比，相同的电感值下，叠层电感具有小的半径，意味着小的面积，小的寄生电容。而这种垂直叠层串连结构降低了电感之间以及电感与衬底之间的寄生电容，进而提高电感的品质因数和自激振荡频率。
图1为四层金属互连线的标准CMOS层次关系；图2为第四层金属电感线圈串连到第一层金属电感线圈的差分电感；图3为图2中电感第四层金属的电感线圈；图4为图2中电感第三层金属的电感线圈；图5为图2中电感第二层金属的电感线圈；图6为图2中电感第一层金属的电感线圈；图7为图2中电感第四层金属的电感线圈和第三层金属的电感线圈的串连；图8为图2中电感第三层金属的电感线圈和第二层金属的电感线圈的串连；图9为图2中电感第二层金属的电感线圈和第一层金属的电感线圈的串连；图中标号11为电感的衬底层，12为外延层，13为场氧化层，14为有源区，15为多晶硅，30为金属层④，40为金属层③，50为金属层②，60为金属层①；1-8为表示电流方向的虚线。
具体实施例方式
下面结合附图进一步具体描述本发明。
单片电感是利用金属互连线缠绕而成的，图1为四层金属互连线的标准CMOS层次关系，其从上往下依次为衬底11、外延层12、场氧化层13和有源区14、多晶硅15、场氧化层①、金属层①、……场氧化层④和金属层④。不同的金属层次可以通过通孔连接。下面就以这个工艺为例介绍设计单圈的小面积高性能差分电感的方法。
图2是第四层金属电感线圈串连到第一层金属电感线圈的差分电感框图。下面详细的说明每一次金属线圈的形状和连接关系。图3是图2中电感第四层金属的电感线圈。其中30表示第四层金属互连线，31为差分电感的两个端口，32是线圈的Z字形缝隙，将第四层金属线圈分成两部分。图4是图2中电感第三层金属的电感线圈。其中40表示第三层金属互连线。41和42是两个倒向的Z字形缝隙将金属线圈3分成两部分。图3中的33和34部分分别和图4的43和44部分通过通孔连接。图5是图2中电感第二层金属的电感线圈。其中50表示第二层金属互连线。51和52是两个倒向的Z字形缝隙将金属线圈2分成两部分。图4中的46和46部分分别和图5的55和56部分通过通孔连接。图6是图2中电感第一层金属的电感线圈。其中60表示第一层金属互连线。61为Z字形缝隙。图5中的53和54部分分别和图6的62和63部分通过通孔连接。在相邻层的Z字形缝隙的两横方向是相反的，以保证上下两层之间的串连连接。
图7是图2中电感第四层金属的电感线圈和第三层金属的电感线圈的串连，其中70是连接第四层金属互连线和第三层金属互连线的通孔。图8是图2中电感第三层金属的电感线圈和第二层金属的电感线圈的串连，其中80是连接第三层金属互连线和第二层金属互连线的通孔。图9是图2中电感第二层金属的电感线圈和第一层金属的电感线圈的串连，其中90是连接第二层金属互连线和第一层金属互连线的通孔。
图3-6中带箭头的虚线1-8表示电流的方向或者反方向。这样的Z字形缝隙在保证了将同一层线圈分开的同时保证了上下两层的串连连接，而且电流是相同的方向。
最后所应说明的是，以上实施例仅用以说明本发明的技术方案而非限制，尽管参照较佳实施例对本发明进行了详细说明，本领域的普通技术人员应当理解，可以对本发明的技术方案进行修改或者等同替换，而不脱离本发明技术方案的精神和范围，其均应涵盖在本发明的权利要求范围当中。
权利要求
1.一种用标准集成电路工艺设计的小面积高性能叠层结构差分电感，其特征在于在同一金属互连层采用单圈的电感结构，不同层之间采用串连连接形式。
2.根据权利要求1所述的电感，其特征在于上下两层的连接处采用Z字形开槽，Z字的两横基本垂至于线圈的边缘；Z字的斜杠基本平行于线圈的边缘，位于线圈宽度的中心位置；上下两互连层的Z字的横杠开槽方向相反。
全文摘要
本发明属于微电子技术领域，具体涉及一种用标准集成电路工艺片设计的高性能叠层结构差分驱动的对称电感。本发明通过通孔实现单圈的不同金属互连线线圈之间的串连连接，而保持电感两个信号端口的对称性，实现高性能而面积小的差分电感。本发明的电感，其叠层串连线圈之间的耦合系数大于平面螺旋电感之间的耦合系数，使小的面积就可以实现大的电感。叠层结构线圈之间的寄生电容是串连关系，以及最底层的线圈的交流电压最低，与衬底之间的电压差最小，意味着进一步降低了电感的寄生电容。
文档编号H01L27/00GK1665018SQ20051002353
公开日2005年9月7日 申请日期2005年1月24日 优先权日2005年1月24日
发明者菅洪彦, 王俊宇, 唐长文, 闵昊 申请人:复旦大学