专利名称：半导体元件的制作方法
技术领域：
本发明大致关于半导体元件的制造，特别是关于具有高介电常数(high-K)的栅介电层的晶体管。
背景技术：
在半导体的领域中，尽管元件越缩越小，晶体管功能上的表现也被要求的越来越高。具有传统栅介电层的元件，当元件尺寸缩小时，将对于如何制造可靠的MOS晶体管上引发了一些问题，譬如说，短通道效应(short channel effect)。现有技术中，已经有人将高介电常数的材料作为栅介电层，希望能够改善元件的特性。为了叙述上的方便，一个高介电常数的介电质是具有介电常数大于氧化硅的介电质。氧化硅是一般半导体所用的介电质，其介电常数大约是3.9。一般而言，具有介电常数大于3.9的物质就会被称为高介电常数介电质。当用在比较小的元件上时，高介电常数介电质可以以一个比较厚的介电层厚度，但是却提供了一个等效的比较薄的氧化层厚度，如此符合了先进CMOS制程对于元件缩小尺寸上对于电场强度的需求。但是，使用如此的材料也同时对于晶体管元件的制造以及可靠度上，造成了其他的问题，譬如说，MOS晶体管特别是PMOS晶体管的阈值电压(threshold voltage，Vt)将会不稳定。因此，造成了具有高介电常数材料的元件在商业上并非那么的受欢迎。此外，元件尺寸的缩小以及在硅基底上使用特定高介电常数物质的使用，一般相信，会对载子移动率(carrier mobility)有不良的影响。这对于使用这些材料的晶体管的功能而言，是一件负面的效应。
一篇由Iwamoto等撰写的论文，标题为”A HightlyManufacturable Low Power and High Speed HfSiO CMOSFET with Dual Poly-Si Gate Electrodes”，由2003年12月的IEDM(International Electronics Devices Meeting of theIEEE)所刊登，介绍了一个在硅基底上使用特别高介电常数材料HfSiO的P型MOSFET，并且介绍了使用特别的侧壁(side wall)以及通道控制技术来改善阈值电压不稳定的情形。这篇论文描述了在具有高介电常数的材料的PMOS上所观察到的阈值电压飘移现象。
一篇由Hobbs等所撰写的论文，标题为”Fermi LevelPinning at the PolyySi/Metal Oxide Interface”，刊登于2003年的”Symposium on VLSI Technology Digest of TechnicalPapers”，也介绍了多晶硅(poly Si)与金属氧化物(metaloxide)的介面(interface)对于阈值电压所扮演的脚色以及对于多晶硅的空乏带(depletion)的影响。
一篇由Weber等所撰写的论文，标题为”55nm HighMobility SiGE(C)pMOSFETS with HfO2Gate Dielectricand TiN Metal Gate for Advanced CMOS”，刊登于2004年的”Symposium on VLSI Technology Digest of TechnicalPapers”，也描述了对于使用硅锗(SiGe)当作通道材料的PMOS晶体管，所获得的晶体管功能上的改善。这个通道材料是用外延(epitaxy)方式成长的压应变(compressively strained)硅锗层。这个PMOS晶体管具有高介电常数材料的氧化铪(HfO2)，以及一个氮化钛(TiN)的金属栅电极。这个PMOS晶体管的载子移动率(carrier mobility)以及阈值电压都有改善。
一篇由Shi等所撰写的论文，标题为”MobilityEnhancement in Surface Channel SiGe PMOSFETs withHfO2Gate Dielectrics”，刊登于2003年一月份第1册第24集的”IEEE Electron Device Letters”，描述了对于使用应变硅锗(SiGe)当作通道层以及氧化铪当作介电材料的PMOS晶体管。这篇论文描述了，相较于传统的硅半导体元件，此PMOS在载子移动率上所获得的改良，但是也同时描述了对于阈值电压不稳定的影响。
一篇由Shima所撰写的论文，标题为”<100>Strained SiGeChannel p MOSFET with Enhanced Hole Mobility andLower Parasitic Resistance”，刊登于2003年六月份第1册第39集第78到83页的”Fujitsu Science and TechnologyJournal”，描述了使用应变硅锗(SiGe)当作通道层的PMOS元件的载子移动率的实验结果。
因此，可以发现对于高介电常数的栅介电层的晶体管的生产与设备上的需求。这样的晶体管又需要符合可以量产、具有良好的产品表现、以及可以缩小尺寸的条件。
发明内容
本发明提供一种半导体元件，包含有一第一晶体管以及一第二晶体管。该第一晶体管具有一第一导电通道且包含有一高介电常数(high-K)的栅介电层以及一第一掺杂电极。该第一导电通道为一第一导电型，以及该第一掺杂电极为一第二导电型。该第二晶体管具有与该第一导电通道相反的一第二导电通道。该第二晶体管包含有该高介电常数(high-K)的栅介电层以及一第二掺杂电极。该第二掺杂电极为该第一导电型。该第一导电型为P型与N型其中之一，以及该第二导电型为P型与N型其中之另一。
本发明所述的半导体元件，其中，该第一与第二导电通道掺杂电极包含有一物质，该物质为一组物质其中之一，该组物质为硅(silicon)、锗(germanium)、多晶硅(polysilicon)、非晶硅(amorphous silicon)、以及其组合。
本发明还提供一种半导体元件，包含有至少一N型通道元件以及至少一P型通道元件。该N型通道元件包含有一高介电常数(high-K)的栅介电层。该P型通道元件包含有该高介电常数的栅介电层。该N型通道元件与该P型通道元件具有一样导电型的栅极，且该N型通道元件与该P型通道元件的栅极掺杂浓度不同。
图1描绘一半导体元件100的剖面图。
图2描绘沉积上STI氧化层108之后的元件100剖面图。
图3描绘经历了去除多余的沟槽氧化物、氮化层105与垫氧化层103，并且沉积了一栅介电层的元件100剖面图。
图4描绘经历了一个栅电极层112的沉积以及一个掩膜114的形成后的元件100剖面图。
图5显示经历了蚀刻步骤来定义栅电极层112、高介电常数介电层110以及中介层111之后的元件100剖面图。
图6显示经历了侧壁子(sidewall spacer)的形成以及源漏极的形成之后的的元件100剖面图。
具体实施例方式
为使本发明的上述目的、特征和优点能更明显易懂，下文特举一较佳实施例，并配合所附图式，作详细说明如下本发明的较佳实施例的操作以及制作方式描述如下。但是，这些以下所述的实施例或是范例并非是本发明仅有的应用。以下讨论的实施例仅仅是用来展示某些制造或是使用本发明的方式，并非用来限定本发明或是权利要求的覆盖范围。
图1描绘了一半导体元件100的剖面图。图1并非依照实际尺寸比例绘制，仅仅是用来说明方便。半导体基底(substrate)101将提供生产元件的基础材料。半导体基底101可以是硅(silicon)、锗(germanium)、应变(strained)硅、应变(strained)锗、硅锗、绝缘层上覆硅(silicon-on-insulator，SOI)或是他们组合成的基底。硅基底可以是外延硅或是绝缘层上覆硅。锗基底包含有硅上的外延硅锗。基底101上，如图所示，具有以一般沉积制程制作的一垫氧化层103以及一氮化层105。沉积制程可以是化学气相沉积(chemicalvapor deposition、CVD)、等离子强化沉积(plasma enhanceddeposition)、或是任何其他业界所知的沉积制程，譬如说低压(reduced pressure)CVD等等。
图2描绘经历了微影以及蚀刻制程技术之后形成了硬掩膜(hardmask)，透过氮化层105、垫氧化层103的硬掩膜的图案，将基底101蚀刻并图案化产生沟槽107，然后均匀沉积上STI氧化层108，之后的元件100剖面图。硬掩膜的去除可以是以HF或是piranha的蚀刻制程。沟槽107可以大约介于1000到5000埃的深度。在此实施例中，完成后的STI沟槽大约是2000埃深。STI氧化层108可以是以高密度等离子(highdensity plasma，HDP)CVD或是其他技术制作，譬如说，次大气压(sub-atmospheric)CVD。
图3描绘经历了去除多余的沟槽氧化物、氮化层105与垫氧化层103，并且沉积了一栅介电层的元件100。在去除的步骤中，多余的沟槽氧化物是以化学机械研磨(chemicalmechanical polishing，CMP)制程，利用化学性与机械性的方式来去除；氮化层105与垫氧化层103，则是用湿蚀刻的制程来去除，借以在基底上面完成了填入氧化物的浅沟隔离(shallow trench isolation，STI)区域107。浅沟隔离区域107大致跟基底的表面切齐或是稍微高一点。在CMP以及一道清洁制程之后，本发明的一个实施例是直接沉积一层高介电常数介电层110于基底101与STI区域107上。本发明的另一个实施例是先以热氧化法在基底101上长出一层中介层111，然后才沉积高介电常数介电层110于中介层111上。
沉积介电物质的方式，可以以一般传统的方法，包含有遥控式等离子化学气相沉积(remote plasma CVD，RPCVD)、磁控式等离子化学气相沉积(Magnetic Plasma CVD)、原子层沉积(Atomic layer deposition，ALD)、金属有机物化学气相沉积(Metal-Organic Chemical Vapor Deposition，MOCVD)、物理气相沉积(Physical Vapor Deposition，PVD)、溅镀或是其他业界已知的方法。高介电常数的介电物质是具有介电常数k大于氧化硅的介电物质。而氧化硅的介电常数大约是3.9。一般所谓的高介电常数的介电物质基本上包含有氮化硅(siliconnitride)、氮氧化硅(silicon oxinitride)、氧化钽(tantalumoxide)、氧化镧(lanthanum oxide)、氧化铪(hafnium oxide)、氮氧化硅铪(hafnium silicon oxynitride)、氧化铝(aluminumoxide)以及其他业界已知的材料。许多的介电物质的介电常数都已经被知道。譬如说，介于3.9到9的介电常数的高介电常数的介电物质有氮氧化硅、含氧的介电物质、含氮的介电物质、他们的组合或是他们的复合层(multiple layer)。具有高于9的介电常数的介电物质有氧化铪、氮氧化硅铪、氧化锆(Zirconium Oxide)、氧化铝、氧化钽、氧化钛、氧化镧、钡锶化合物(譬如钡锶钛(Barium Strontium Titanate，BST))、含铅化合物(譬如PbTiO3)、类似的化合物(譬如BaTiO3、SrTiO3、PbTiO3、PST、PZN、PZT、PMN、金属氧化物、金属硅化物、金属氮化合物)、他们的组合或是他们的复合层。
于实施例中，高介电常数的介电物质为HfSiON，最好是复晶形式的HfSiON，介电物质中可以另包含有Si、Ge、F、C、B、O、Al、Ti、Ta、La、Ce、Bi、以及W。介电层一般都是很薄，譬如说只有1～100埃。在一范例中，以HfSiON为主的高介电常数介电层的厚度大约是40埃，其等效的氧化层厚度(equivalent oxide thickness，EOT)大约小于2纳米(20埃)。
图4中经历了一个栅电极层112的沉积以及一个掩膜114的形成后的元件100。栅电极层112沉积在高介电常数介电层110上，掩膜114是准备用来蚀刻与定义栅电极。栅电极层112可以是多晶硅、掺杂多晶硅、金属组成物譬如氮化钛、金属硅化物、或是其他已知的金属栅电极物质。金属栅电极的功函数(work function)最好大于等于1。
于实施例中，栅电极层112是掺杂的多晶硅。这样的电极可以用一般的CVD制程来制作，其厚度大约是1000埃。在某些实施例中，栅电极层包含有第一导电型的掺杂物，而源极跟漏极区的掺杂物是第二导电型。譬如说，对于PMOS或是P通道元件而言，PMOS的栅电极是N掺杂，对于NMOS或是N通道元件而言，NMOS的栅极是P掺杂。N掺杂的多晶硅栅极或是N型栅可以是以25Kev、1×1015cm-2的磷(phosphorus)加以注入形成。P掺杂的多晶硅栅极或是P型栅可以是以10Kev、3.5×1015cm-2的硼(B)加以注入形成。接着可以进行一个约1050℃的活化退火。在这个状态下，PMOS跟NMOS在基底的导电通道具有导电性相反的掺杂物，用来降低PMOS跟NMOS的阈值电压。通常硼可以用来掺杂PMOS晶体管的通道。其他的掺杂物，譬如说Al、Ga以及In也可用来掺杂PMOS的通道。相反的，通常磷可以用来掺杂NMOS晶体管的通道。其他的掺杂物，譬如说N、As以及Sb也可用来掺杂NMOS的通道。
在一些实施例中，N通道元件跟P通道元件具有相同的导电型的栅极，但是，N通道元件跟P通道元件的栅极的杂质掺杂浓度不同。譬如说，N通道元件的N型栅极的掺杂浓度高于P通道元件的N型栅极的掺杂浓度。另一种可能是，P通道元件的P型栅极的掺杂浓度高于N通道元件的P型栅极的掺杂浓度电极可以在沉积形成过程中就直接临场(in situ)的掺杂一般的杂质进去。譬如说，一般的N型杂质包含有锑(antimony)、磷(phosphorous)以及砷(arsenic)等。一般的P型杂质包含有硼(boron)、铝(aluminum)、镓(gallium)以及铟(indium)等。
硬掩膜114定义了在基底上所要形成的晶体管栅电极的位置，以及在STI区域107上从多晶硅层所希望形成的连接。栅电极层112的形成并不会在STI区域107上产生一个主动元件，因为STI区域107内并没有主动区来形成所需要的源漏极，而是提供额外的连接区域给栅电极相连接。这些栅电极可能会覆盖在某些剖面图上没有显示出来的主动区上。
图5显示图4中的元件，经历了蚀刻步骤来定义栅电极层112、高介电常数介电层110以及中介层111之后的剖面图。蚀刻的步骤可以持续到基底101以及到STI区域107，也就是蚀刻到高介电常数介电层110下一定的深度。图5中，基底101被蚀刻后的表面大约比高介电常数介电层110的底部深一些。在蚀刻中，蚀刻比必须足够高，以使得蚀刻STI区域107中氧化物的速率相当高于蚀刻硅基底101的速率。
图6显示图5中的元件，经历了侧壁子(sidewall spacer)的形成、以及源漏极的形成之后的剖面图。
侧壁子(sidewall spacer)120是用来覆盖栅电极的侧壁，并且延伸覆盖到高介电常数介电层110的下方。这个侧壁子120可以是含氮的氧化硅或是氮化硅，且可以用低温的沉积技术形成。低温沉积技术包含有PECVE以及RPCVD。侧壁子的材料可以是氮氧化硅(SiOxNy)或是氮化硅。在一实施例中，这个侧壁子的宽度可以是40埃。利用已知的注入技术，在侧壁子形成之前，轻掺杂漏极(lightly doped drain，LDD)可以形成在基底上，如图所示。
图6也描绘了形成在基底区域上的源极与漏极掺杂区122以及124。源极与漏极掺杂区122以及124可以用一般的离子注入制程以及热退火处理技术而形成。在图中，源极与漏极掺杂区122以及124均具有一轻掺杂漏极。栅电极层112、栅介电层110、以及源极与漏极掺杂区(122以及124)一起构成了一个MOS晶体管。视源极与漏极掺杂区的导电型态不同，此MOS晶体管可能是N型或是P型。在CMOS元件100中，这些晶体管可能形成在阱区(well region)中(图中未显示)。阱区一般是形成在STI形成之前，一般是被STI区域所隔绝。
因此，半导体元件100具有一第一晶体管。该第一晶体管具有一第一导电通道。该第一晶体管包含有一高介电常数(high-K)的栅介电层以及一第一掺杂电极。该第一导电通道为一第一导电型，以及该第一掺杂电极为一第二导电型。第一导电型可能是N或是P，第二导电型则刚好相反，可能是P或是N。半导体元件100也具有一第二晶体管，具有与该第一导电通道相反的一第二导电通道。该第二晶体管包含有该高介电常数(high-K)的栅介电层以及一第二掺杂电极，其中该第二掺杂电极为该第二导电型。也就是说，第一掺杂电极跟第二掺杂电极的导电性一样。至少，第一晶体管或是第二晶体管下的通道的导电型是跟栅极的导电型相反。在基底上的NMOS与PMOS晶体管的导电通道具有相反的导电性，而做法可以用一般的制程，譬如说离子注入来实施。PMOS晶体管的导电通道是P型。一般而言，可以用硼来掺杂PMOS晶体管的导电通道。其他可用来制造P通道的掺杂物包含有铝(aluminum)、镓(gallium)以及铟(indium)等。另一方面，NMOS晶体管的导电通道是N型。一般而言，可以用磷来掺杂NMOS晶体管的导电通道。其他可用来制造N通道的掺杂物包含有氮(N)、锑(antimony)、磷(phosphorous)以及砷(arsenic)。
接着图6之后，要完成集成电路所需要的制程，可以使用一般传统的半导体制程步骤。譬如说，可以通过沉积一层像钛(titanium)或是钴(cobalt)的金属，然后经过处理后，在栅电极112上、源极与漏极区(122以及124)上以及其他需要比较低电阻的区域上形成金属硅化物，一般称为自动对准金属硅化物，简称Salicide，来改善元件特性。然而，此Salicide制程是可有可无的，视设计需求而定。如有Salicide制程的话，之后就会用沉积的步骤，于基底上形成如氧化硅、氮化硅或是其他的绝缘物质的层间绝缘层(interlevel isolation layer)。一般而言，比较常用的是氧化硅。接触区域(contact area)将会被定义以及蚀刻成洞，来将源极、漏极、以及栅极等曝露出来。这些洞会被导电材料所填满，以提供层间绝缘层上方的金属层连接到下方的源极、漏极、以及栅极。金属层，一般是用铝或是铜，可以用已知的方法所制作，覆盖在层间绝缘层上。已知形成金属层的方法有铝金属层制程或是双镶嵌铜制程。如此，可以提供至少一层的导线层来提供元件栅电极112、源极与漏极区之间的电连接。一般的清洁、表面保护处理(passivation)、晶粒切割、包装、组装以及测试步骤等都可以用来完成整个集成电路于基底101上的制作。
虽然本发明已通过较佳实施例说明如上，但该较佳实施例并非用以限定本发明。本领域的技术人员，在不脱离本发明的精神和范围内，应有能力对该较佳实施例做出各种更改和补充，因此本发明的保护范围以权利要求书的范围为准。
附图中符号的简单说明如下100元件101基底103垫氧化层105氮化层107沟槽108STI氧化层110高介电常数介电层111中介层112栅电极层114掩膜120侧壁子122、124源极与漏极掺杂区。
权利要求
1.一种半导体元件，包含有一第一晶体管，具有一第一导电通道，其中，该第一晶体管包含有一高介电常数的栅介电层以及一第一掺杂电极，其中该第一导电通道为一第一导电型，以及该第一掺杂电极为一第二导电型；以及一第二晶体管，具有与该第一导电通道的导电性相反的一第二导电通道，其中，该第二晶体管包含有该高介电常数的栅介电层以及一第二掺杂电极，其中该第二导电通道为该第二导电型，以及该第二掺杂电极为该第一导电型；其中，该第一导电型为P型与N型其中之一，以及该第二导电型为P型与N型其中之另一。
2.根据权利要求1所述的半导体元件，其特征在于该高介电常数的栅介电层的介电常数高于3.9。
3.根据权利要求1所述的半导体元件，其特征在于该高介电常数的栅介电层的等效氧化层厚度小于2纳米。
4.根据权利要求1所述的半导体元件，其特征在于该第一晶体管为一N通道晶体管，该第二晶体管为一P通道晶体管，该第一掺杂电极为P型，该第二掺杂电极为N型；或者，该第一晶体管为一P通道晶体管，该第二晶体管为一N通道晶体管，该第一掺杂电极为N型，该第二掺杂电极为P型。
5.根据权利要求1所述的半导体元件，其特征在于该高介电常数的栅介电层具有一物质，该物质为一组物质其中之一，该组物质为氮化硅、氮氧化硅、氧化钽、氧化镧、氧化铪、氮氧化硅铪、氧化铝以及其组合。
6.根据权利要求1所述的半导体元件，其特征在于该第一与第二导电通道掺杂电极包含有一物质，该物质为一组物质其中之一，该组物质为硅、锗、多晶硅、非晶硅、以及其组合。
7.根据权利要求1所述的半导体元件，其特征在于至少该第一以及第二晶体管其中之一另包含有一对应的相反掺杂通道形成于该高介电常数的栅介电层之下。
8.根据权利要求7所述的半导体元件，其特征在于该对应的掺杂通道包含有一物质，该物质为一组物质其中之一，该组物质为硅、锗、多晶硅、碳、应变硅、应变碳、应变锗、应变锗硅、以及其组合。
9.一种半导体元件，包含有至少一N型通道元件，包含有一高介电常数的栅介电层；以及至少一P型通道元件，包含有该高介电常数的栅介电层；其中，该N型通道元件与该P型通道元件具有一样导电型的栅极，且该N型通道元件与该P型通道元件的栅极掺杂浓度不同。
10.根据权利要求9所述的半导体元件，其特征在于该高介电常数的栅介电层的介电常数高于3.9。
11.根据权利要求9所述的半导体元件，其特征在于至少该N与P型通道元件其中之一另包含有一对应的掺杂通道形成于该高介电常数的栅介电层之下。
12.根据权利要求9所述的半导体元件，其特征在于该高介电常数的栅介电层的等效氧化层厚度小于2纳米。
13.根据权利要求9所述的半导体元件，其特征在于该N与P型通道元件均具有N型栅极，且该N型通道元件的栅极的掺杂浓度高于该P型通道元件的栅极的掺杂浓度。
14.根据权利要求9所述的半导体元件，其特征在于该N与P型通道元件均具有P型栅极，且该P型通道元件的栅极的掺杂浓度高于该N型通道元件的栅极的掺杂浓度。
全文摘要
本发明提供一种半导体元件，该半导体元件包含有至少一N型通道元件以及至少一P型通道元件。该N型通道元件包含有一高介电常数的栅介电层。该P型通道元件包含有该高介电常数的栅介电层。该N型通道元件具有一P型栅极，该P型通道元件具有一N型栅极。根据本发明的晶体管，符合可以量产、具有良好的产品表现、以及可缩小尺寸的条件。
文档编号H01L21/8238GK1744319SQ20051008801
公开日2006年3月8日 申请日期2005年7月21日 优先权日2004年7月21日
发明者王志豪, 蔡庆威, 胡正明 申请人:台湾积体电路制造股份有限公司