专利名称：反向标注装置、掩模版图校正装置、反向标注方法、程序、记录介质、制造半导体集成电路 ...的制作方法
技术领域：
本发明涉及半导体集成电路(IC)的设计技术，特别是涉及根据构成半导体IC的晶体管元件的特性变化而执行反向标注和掩模布局校正的技术。
背景技术：
设计半导体IC一般是以功能设计、逻辑设计和版图设计的顺序进行，并且在每一设计阶段，为了检验操作而执行模拟。
在版图设计之后执行的时序模拟采用时序信息，即关于信号延迟的信息。时序信息能够由在版图设计中建立的掩模版图信息确定。将反映在时序模拟中已确定的时序信息的过程或者反映根据时序信息执行的时序模拟称为反向标注(back annotation)。
由下面的专利参考文献1公开的反向标注方法是涉及常用反向标注的发明的一个例子。
随着近来半导体IC的多功能化，设置在半导体IC外层上并且用于每一功能输入和输出的电极焊盘数量增加了。因此，这引起了尽管需要减小芯片尺寸但是也不得不增加尺寸的问题。
针对这一问题的一个解决方案是，如由下面的专利参考文献2公开的半导体装置中那样，在内层上通常不设置晶体管元件的位置，即在与外层上的电极焊盘相对应的位置上设置晶体管元件。
<专利参考文献1>日本特开No.2000-194734<专利参考文献2>日本特许No.2559102发明内容本申请的申请人致力于集成电路的研发，在平面图中，集成电路中的晶体管元件设置在与电极焊盘重叠的位置。作为研发的一部分，他们做实验以观察当给晶体管施加压力时，晶体管元件的特性是否发生变化。
结果证实，当从外部给晶体管元件施加一定程度的压力时，特性发生变化。这里要注意的是，“一定程度的压力”是指不会破坏晶体管元件的压力。
此外，实验确定，和正常情况相比，由于施加给电极焊盘的压力，其中包括在与半导体IC的电极焊盘重叠的位置上设置的半导体元件的逻辑单元具有不同的传输延迟时间。
鉴于晶体管的特性变化，本发明具有(i)第一目的，提供用于确定延迟值的反向标注装置，该延迟值是与时序模拟中采用的逻辑单元的传输延迟时间相对应的值，还提供与该反向标注装置相关的技术；(ii)第二目的，提供用于校正掩模版图信息的掩模版图校正装置；和(iii)第三目的，提供考虑到晶体管的特性变化的制造半导体IC的方法。
为了实现上述第一目的，本发明的反向标注装置包括存储单元，在其中存储包括半导体集成电路中的电极焊盘和逻辑单元的位置信息的掩模版图信息；识别单元，其基于掩模版图信息，针对每一逻辑单元识别该逻辑单元在平面图中是否设置在与电极焊盘重叠的位置上；以及选择单元，其根据由该识别单元获得的识别结果，为该逻辑单元选择延迟值。
因为根据逻辑单元是否设置在与电极焊盘重叠的位置上而为逻辑单元选择延迟值，所以具有以上结构的反向标注装置能够精确地模拟其中晶体管元件设置在与电极焊盘重叠的位置上的半导体集成电路的操作时序。因此，在有可能时，这防止了下述情形的产生，即在制造半导体集成电路之后，由于设置在与电极焊盘重叠的位置上的晶体管元件的特性变化，产生时序错误。
在上述反向标注装置中，存储单元可以在其中存储(i)第一延迟值，其在逻辑单元设置在与电极焊盘不重叠的位置上的情况下使用，以及(ii)第二延迟值，其在逻辑单元设置在与电极焊盘重叠的位置上的情况下使用，并且选择单元可以根据识别结果为逻辑单元选择第一延迟值和第二延迟值的其中一个作为延迟值。这里，第二延迟值可以根据施加在重叠的电极焊盘上的压力而变化。此外，该压力可以是在半导体集成电路处于晶片状态的制造阶段用于电特性测试的探测器与重叠的电极焊盘相接触时产生的压力。
在上述反向标注装置中，存储单元可以在其中存储(i)第一延迟值，其在逻辑单元设置在与电极焊盘不重叠的位置上的情况下使用，(ii)用于计算第二延迟值的系数，所述第二延迟值在逻辑单元设置在与电极焊盘重叠的位置上的情况下使用，并且选择单元可以根据识别结果为逻辑单元选择第一延迟值和利用该系数计算出的第二延迟值的其中一个作为延迟值。这里，该系数可以用于计算根据施加在重叠的电极焊盘上的压力而变化的第二延迟值。
在上述反向标注装置中，半导体集成电路可以具有多层结构。这里，在逻辑单元设置在与电极焊盘重叠的位置上的情况下，识别单元识别构成半导体集成电路的布线层的层数，并且选择单元根据由识别单元获得的所有识别结果，为逻辑单元选择延迟值。
根据该结构，反向标注装置在识别逻辑单元是否要设置在与电极焊盘重叠的位置上的同时，能够识别布线层的层数，并且为逻辑单元可靠地选择根据布线层的层数变化的延迟值。
在上述反向标注装置中，存储单元可以在其中存储(i)在逻辑单元设置在与电极焊盘不重叠的位置上的情况下使用的延迟值，以及(ii)(a)在逻辑单元设置在与电极焊盘重叠的位置上的情况下使用并且(b)与布线层的不同层数相关联的多个延迟值，并且选择单元可以根据所有识别结果，为逻辑单元选择所述延迟值的其中一个作为延迟值。
在上述反向标注装置中，存储单元可以在其中存储(i)在逻辑单元设置在与电极焊盘不重叠的位置上的情况下使用的延迟值，(ii)多个系数，每一系数(a)用于计算在逻辑单元设置在与电极焊盘重叠的位置上的情况下所使用的延迟值，并且(b)与布线层的不同层数相关联，并且选择单元可以根据所有识别结果，为逻辑单元选择存储在存储单元中的延迟值和利用所述系数计算出的多个延迟值的其中一个作为延迟值。
在上述反向标注装置中，在逻辑单元设置在与电极焊盘重叠的位置上的情况下，识别单元可以识别重叠图案，并且选择单元可以根据由识别单元获得的所有识别结果，为逻辑单元选择延迟值。
在上述反向标注装置中，存储单元可以在其中存储(i)在逻辑单元设置在与电极焊盘不重叠的位置上的情况下使用的延迟值，(ii)在逻辑单元以预定重叠图案设置在与电极焊盘重叠的位置上的情况下使用的多个延迟值，并且选择单元可以根据所有识别结果，为逻辑单元选择所述延迟值的其中一个作为延迟值。
根据该结构，反向标注装置能够为逻辑单元可靠地选择延迟值，该延迟值根据电极焊盘相对于逻辑单元的重叠图案而改变。
在上述反向标注装置中，存储单元可以在其中存储(i)在逻辑单元设置在与电极焊盘不重叠的位置的情况下使用的延迟值，(ii)分别用于计算多个延迟值的多个系数，每一所述延迟值在逻辑单元以预定重叠图案设置在与电极焊盘重叠的位置的情况下使用，并且选择单元可以根据所有识别结果，为逻辑单元选择存储在存储单元中的延迟值和利用所述系数计算出的多个延迟值的其中一个作为延迟值。这里，预定重叠图案可以是下列其中一种(i)与电极焊盘重叠的逻辑单元的n型晶体管区域；(ii)与电极焊盘重叠的逻辑单元的p型晶体管区域；以及(iii)与电极焊盘完全重叠的逻辑单元。
此外，本发明的掩模版图校正装置包括存储单元，在其中存储包含半导体集成电路中的电极焊盘和逻辑单元的位置信息的掩模版图信息；以及校正单元，在掩模版图信息指示逻辑单元在平面图中设置在与电极焊盘部分重叠的位置上时，该校正单元对该掩模版图信息进行校正，通过该校正以使逻辑单元设置在与电极焊盘不重叠的位置以及与电极焊盘完全重叠的位置的其中一个位置上。
根据具有上述结构的掩模版图校正装置，将构成半导体集成电路的逻辑单元的位置校正到(1)与电极焊盘不重叠的位置；或者(2)与电极焊盘完全重叠的位置上。这消除了根据电极焊盘相对于每一逻辑单元的重叠图案确定不同延迟值的必要性。即仅仅需要确定设置在上述(1)和(2)中的任一位置上的每一逻辑单元的延迟值，因此能够使确定延迟值所需的信息减到最少。
此外，本发明的掩模版图校正装置包括存储单元，在其中存储包含半导体集成电路中的电极焊盘和逻辑单元的位置信息的掩模版图信息；识别单元，其基于掩模版图信息，针对每一逻辑单元识别逻辑单元在平面图中是否设置在与电极焊盘重叠的位置上；选择单元，根据由识别单元获得的识别结果，为逻辑单元选择延迟值；时序模拟单元，利用为该逻辑单元所选择的延迟值执行时序模拟；以及校正单元，基于时序模拟的结果，对掩模版图信息进行校正，从而使设置在与电极焊盘不重叠的位置上的逻辑单元改变为设置在与电极焊盘重叠的位置上。
具有上述结构的掩模版图校正装置能够精确地模拟其中晶体管元件设置在与电极焊盘重叠的位置上的半导体集成电路的操作时序，并且基于模拟结果校正该掩模版图信息。因此，在有可能时，这防止了下述情形的产生，即在制造半导体集成电路之后，由于设置在与电极焊盘重叠的位置上的晶体管元件的特性变化，产生时序错误。
此外，本发明的掩模版图校正装置包括存储单元，在其中存储包含半导体集成电路中的电极焊盘和逻辑单元的位置信息的掩模版图信息；以及校正单元，其进行校正以将缓冲器添加到掩模版图信息中，该缓冲器用于补偿逻辑单元设置在与电极焊盘重叠的位置的情况下使用的延迟值与逻辑单元设置在与电极焊盘不重叠的位置的情况下所使用的延迟值之间的差值。
此外，本发明的反向标注方法包括识别步骤，其基于包含半导体集成电路中的电极焊盘和逻辑单元的位置信息的掩模版图信息，针对每一逻辑单元识别逻辑单元在平面图中是否设置在与电极焊盘重叠的位置上；以及选择步骤，根据在识别步骤中获得的识别结果，为逻辑单元选择延迟值。
此外，本发明的程序使计算机执行反向标注处理。这里，反向标注处理包括识别步骤，其基于包含半导体集成电路中的电极焊盘和逻辑单元的位置信息的掩模版图信息，针对每一逻辑单元识别逻辑单元在半面图中是否设置在与电极焊盘重叠的位置上；以及选择步骤，根据在识别步骤中获得的识别结果，为逻辑单元选择延迟值。
此外，本发明的计算机可读记录介质在其上记录使计算机执行反向标注处理的程序。这里，该反向标注处理包括识别步骤，其基于包含半导体集成电路中的电极焊盘和逻辑单元的位置信息的掩模版图信息，针对每一逻辑单元识别逻辑单元在平面图中是否设置在与电极焊盘重叠的位置上；以及选择步骤，根据在识别步骤中获得的识别结果，为逻辑单元选择延迟值。
此外，本发明的制造半导体集成电路的方法包括识别步骤，其基于包含半导体集成电路中的电极焊盘和逻辑单元的位置信息的掩模版图信息，针对每一逻辑单元识别逻辑单元在平面图中是否设置在与电极焊盘重叠的位置上；选择步骤，其根据在识别步骤中获得的识别结果，为逻辑单元选择延迟值；模拟步骤，其利用为逻辑单元所选择的延迟值执行半导体集成电路的时序模拟；校正步骤，其基于时序模拟的结果校正掩模版图信息；以及制造步骤，其基于校正后的掩模版图信息制造半导体集成电路。
通过根据上述方法制造晶体管元件设置在与电极焊盘重叠的位置上的半导体集成电路，精确地模拟半导体集成电路的操作时序，并且基于该模拟结果校正掩模版图信息。因此，在有可能时，这防止了下述情形的产生，即在制造半导体集成电路之后，由于设置在与电极焊盘重叠的位置上的晶体管元件的特性变化，产生时序错误。
图1示出作为设计目标的半导体IC1中的电极焊盘的版图；图2是示出将半导体IC1粘着到液晶面板3上的粘着过程的示意图；图3示出利用ACF2将半导体IC1粘着到液晶面板3上的状态；图4示出设置在由图1中的虚线长方形12示出的位置上的POE的内部版图；图5示出半导体IC1的逻辑电路的一部分；图6是信号时序图；图7是反向标注装置的功能方框图；图8示出逻辑网表的具体例子；图9示出其中改写了逻辑单元名的逻辑网表的例子；图10示出当封装半导体IC1A时作用在多层半导体IC1A的电极焊盘111A上的压力；图11是变型例1的反向标注装置的功能方框图；图12示出其中改写了逻辑单元名的逻辑网表的例子；图13示出与电极焊盘重叠的逻辑单元的例子；图14是变型例2的反向标注装置的功能方框图；图15示出改写逻辑网表102的例子；图16是示出掩模版图校正处理的具体例子的示意图；图17是由掩模版图校正装置插入缓冲器的逻辑电路图；以及图18示出根据本发明制造半导体IC的方法的工艺流程。
具体实施例方式
接下来，借助于附图对作为本发明的一个实施方式的反向标注装置进行说明。
要注意的是，在这里，反向标注装置是指用于实现反向标注功能的功能单元，该反向标注功能是在设计半导体IC时采用的CAD(计算机辅助设计)的一种功能。
CAD系统是由CPU、诸如存储器和硬盘的存储设备、以及诸如输入和输入设备的硬件组成的所谓计算机。CAD系统的各个功能通过执行存储在存储设备中的用于该CAD系统的程序实现。
<半导体IC>
首先，在说明该反向标注装置之前，对半导体IC一设计目标进行解释。
图1示出半导体IC1中的电极焊盘的版图。
在图中示出的半导体IC1的外层上，设置6个电极焊盘11。此外，在半导体IC1的内层上，在与一个电极焊盘11重叠的位置上设置逻辑单元。该位置用虚线长方形12示出。
逻辑单元也称为门，并且指的是具有诸如AND、OR或者NOT逻辑表达式的电子电路。
下文中，将如图中所示的、设置在与电极焊盘重叠的位置上的逻辑单元称为POE(Pad On Element，焊盘上元件)。
这里，对半导体IC1的封装状态进行解释。图2是示出将半导体IC1粘着到液晶面板3上的粘着过程的示意图。
如图中所示，利用ACF(各向异性导电薄膜，也称为“ANISOLM”)2将半导体IC1粘着到液晶面板3上。
ACF2是一种热固性树脂粘合剂，其中包括以分散方式排列的尺寸约3-5μm的导电粒子。
当对其间夹着ACF2的半导体IC1和液晶面板3上的各个电极加热和加压时，树脂变硬并且每一组电极之间的距离变窄(5μm或者更低)。然后，ACF2中的导电粒子在每一组电极之间建立导电性。
图3示出利用ACF2将半导体IC1粘着到液晶面板3上的状态。
如图中所示，压力111是由施加的压力引起的应力，该压力111在粘着到液晶面板3上的半导体IC1上的每一电极焊盘上产生。要注意的是，该压力111是不会破坏晶体管元件的压力。
在补充说明中，在利用焊接或者引线接合进行附着的情况下，存在在封装期间由施加在电极焊盘上的热量和压力破坏晶体管元件的危险，因此晶体管元件一般不放置在与电极焊盘重叠的位置。但是，在ACF粘着时，与焊接或者引线接合相比，大大降低了封装期间施加在电极焊盘上的热量和压力。其结果是，破坏晶体管元件的可能性较小，因此晶体管元件能够放置在与电极焊盘重叠的位置上。
<POE>
下面对POE进行说明。
图4示出设置在由图1中的虚线长方形12示出的位置上的POE的内部版图。
图中的POE是AND电路，并且由诸如金属层、沟道层、接触层和多晶硅层的各种层组成。
因为施加在电极焊盘上的压力是间接地传送到POE，所以在构成该POE的层中产生变形，并且晶体管元件的特性发生变化。
结果是，该POE的传输延迟时间和设置在与电极焊盘不重叠的位置上的相同类型的逻辑单元不同。
参考图5和图6对传输延迟时间的差别进行解释。
图5示出半导体IC1的逻辑电路的一部分以及AND电路141、OR电路142、AND电路143和AND电路144的电连接。
图6是示出当图5的AND电路143是POE和不是POE时由AND电路144接收的信号的时序差别的时序图。
根据图6，在AND电路143是POE的情况下，与AND电路143不是POE时相比，信号的输出要早Δt。
<反向标注装置>
下面说明反向标注装置的结构。
图7是用于设计上述半导体IC1的反向标注装置100的功能方框图。
如上所述，反向标注装置100是CAD系统的反向标注功能单元，并且在CAD系统的各种功能单元中，该图仅仅示出用于实现反向标注功能所需的功能单元。
反向标注装置100包括存储单元、版图参数提取单元103、POE识别单元104、结点连接型延迟值确定单元107以及时序模拟执行单元108。存储在存储单元中的是掩模版图信息101、逻辑网表102、标准逻辑单元数据库105和POE逻辑单元数据库106。
掩模版图信息101是关于在版图设计阶段建立的半导体IC1的每一层的布线信息，例如包括关于逻辑单元和电极焊盘的位置和尺寸的信息、关于布线位置和宽度的信息以及与布线电阻和电容相关的参数信息。
逻辑网表102是关于构成在逻辑设计阶段建立的半导体IC1的逻辑单元之间的连接关系的信息。逻辑单元之间的连接一般称为结点连接，并且意指布线。指示在逻辑网表102中示出的每一逻辑单元的实例采用逻辑单元名与逻辑单元数据库相关联。
在逻辑设计阶段，逻辑网表102上的所有实例与标准逻辑单元数据库105相关联。
标准逻辑单元数据库105由关于每一非POE逻辑单元的逻辑表达式和驱动能力(如能耗和延迟值)的信息组成。另一方面，POE逻辑单元数据库106由关于每一POE逻辑单元的逻辑表达式和驱动能力的信息组成。
版图参数提取单元103具有从存储在存储单元中的掩模版图信息101中提取与布线电阻和电容相关的参数信息的功能。将提取的参数信息传送到结点连接型延迟值确定单元107。
POE识别单元104具有基于存储在存储单元中的掩模版图信息101识别构成半导体IC的每一逻辑单元是否是POE的功能。
具体地讲，POE识别单元104通过比较电极焊盘的位置和尺寸信息与逻辑单元的位置和尺寸信息，对POE进行检测，并且对逻辑网表102中示出的被检测的POE的实例，以将逻辑单元能够识别为POE的方式，改写逻辑单元名。
下面示出改写逻辑单元名的例子。
图8示出逻辑网表102的具体例子，同时图9示出通过在逻辑网表102中改写识别为POE的逻辑单元的逻辑单元名而建立的逻辑网表102A的例子。
当检测图8的实例“AND143”是POE时，POE识别单元104将逻辑网表102中的实例“AND143”的逻辑单元名从指示标准逻辑单元数据库105的“AND”改写为指示POE逻辑单元数据库106的“POE_AND”，如图9的视准线601所示。
将由改写产生的逻辑网表102A传送到结点连接型延迟值确定单元107。
结点连接型延迟值确定单元107具有基于由版图参数提取单元103提取的参数信息、由POE识别单元104的改写操作生成的逻辑网表102A、以及存储在存储单元中的标准逻辑单元数据库105和POE逻辑单元数据库106来确定关于每一结点连接型的布线延迟值的功能。
布线延迟值包括逻辑单元的延迟值。结点连接型延迟值确定单元107根据在改写的逻辑网表102A中示出的逻辑单元名，从标准逻辑单元数据库105或者POE逻辑单元数据库106中选择延迟值。
时序模拟执行单元108具有利用由结点连接型延迟值确定单元107确定的布线延迟值来执行时序模拟的功能。
如前所述，当采用本发明的反向标注装置100时，基于逻辑单元是否设置在与电极焊盘重叠的位置上来选择逻辑单元的延迟值。结果是，反向标注装置100能够精确地模拟在晶体管元件设置在与电极焊盘重叠的位置时的半导体IC的操作时序。
通过利用标准逻辑单元数据库105中示出的延迟值进行计算，而不是存储POE逻辑单元数据库106，能够建立POE的延迟值。在这种情况下，反向标注装置100可以在存储单元中存储用于计算POE延迟值的系数。
或者，通过输入施加在电极焊盘上的压力，可以计算与该压力相对应的延迟值。
例如，在半导体IC是晶片状态时执行电特性的测试，并且在这样做时，探测器会将电极焊盘往下推。可以通过考虑由探测器引起的压力来确定POE延迟值。
此外，还可以考虑下面的变型例。
<变型例1>
图10示出当封装半导体IC时作用在多层半导体IC的电极焊盘上的压力。
如图所示，在半导体IC1A具有n层的多层结构的情况下，直接施加在电极焊盘11上的压力111A由多层扩散，因此认为施加在POE上的压力根据层数而不同。
鉴于这一点，变型例1的反向标注装置的特征在于(i)当作为设计目标的半导体IC具有多层结构时识别层数；以及(ii)基于识别结果选择逻辑单元的延迟值。
图11是变型例1的反向标注装置100A的功能方框图。
反向标注装置100A与图7的反向标注装置100的不同之处在于，在存储单元中存储单层POE逻辑单元数据库106A、双层POE逻辑单元数据库106B、和n层POE逻辑单元数据库106C，它们中的每一个都是层型POE逻辑单元数据库，而不是POE识别单元104和POE逻辑单元数据库106。反向标注装置100A的其余部分是相同的。
除了基于掩模版图信息101识别构成半导体IC的每一逻辑单元是否是POE的功能之外，POE识别单元104A还具有识别半导体IC的层数的功能。
具体地讲，POE识别单元104A通过比较电极焊盘的位置和尺寸信息与逻辑单元的位置和尺寸信息，对POE以及半导体IC的层数进行检测，并且对逻辑网表102中示出的每一检测到的POE的实例，以将逻辑单元识别为POE并且还识别半导体IC的层数的方式，改写逻辑单元名。
例如，当图8的实例“AND143”是POE并且半导体IC具有双层结构时，POE识别单元104A将逻辑网表102中的实例“AND143”的逻辑单元名从指示标准逻辑单元数据库105的“AND”改写为“2_POE_AND”，其指示双层POE逻辑单元数据库106B，如视准线901所示。图12示出通过改写逻辑网表102建立的逻辑网表102B的例子。
根据变型例1的反向标注装置，即使当POE的延迟值根据半导体IC的层数而不同时，也选择合适的延迟值。结果是能够执行更精确的时序模拟。
通过利用标准逻辑单元数据库105中示出的延迟值进行计算，能够查找根据层数的POE延迟值，而不是存储每一个都与不同层数相关联的POE逻辑单元数据库。在这种情况下，反向标注装置100可以在存储单元中存储每一个都与不同层数相关联且用于查找POE延迟值的系数。
<变型例2>
图13示出半导体IC1中的电极焊盘的版图以及设置在半导体IC1内层的虚线长方形13处的逻辑单元的内部版图。
该图示出的状态是，在构成AND电路的P型晶体管区域和N型晶体管区域中，仅仅N型晶体管区域与电极焊盘重叠。
因此，可能是这样一种情况，设置逻辑单元以使得仅仅一部分逻辑单元与电极焊盘11重叠。在这种情况下，和全部逻辑单元与电极焊盘重叠的情况相比，施加的压力的影响是不相同的，因此传输延迟时间的变化也不相同。
因此，变型例2的反向标注装置的特征在于，它识别电极焊盘相对于POE的重叠图案，并且基于识别结果选择逻辑单元的延迟值。
这里，“重叠图案”指的是下述三种图案中的一种(i)逻辑单元的n型晶体管区域与焊盘重叠，(ii)逻辑单元的p型晶体管区域与焊盘重叠，和(iii)全部逻辑单元与焊盘重叠。
图14是变型例2的反向标注装置的功能方框图。
图中的反向标注装置100B与图7的反向标注装置100的不同之处在于，POE识别单元104B和结点连接型延迟值确定单元107B，还在于在存储单元中存储POE延迟值计算系数106D，而不是POE逻辑单元数据库106。POE延迟值计算系数106D的每一个都与上面提到的图案中的不同图案相关，并且用于查找与传输延迟时间相对应的延迟值，所述传输延迟时间根据与电极焊盘重叠的POE的图案而改变。反向标注装置100B的其余部分是相同的。
除了基于掩模版图信息101识别构成半导体IC的每一逻辑单元是否是POE的功能之外，POE识别单元104B还具有识别待与电极焊盘重叠的POE的图案的功能。
具体地讲，POE识别单元104B通过比较电极焊盘的位置和尺寸信息与逻辑单元的位置和尺寸信息，对POE以及待与电极焊盘重叠的POE的图案进行检测，并且对逻辑网表102中示出的已检测POE的实例，以将逻辑单元识别为POE并且也识别重叠图案的方式，改写逻辑单元名。
例如，当图8的实例“AND143”是POE并且仅仅N型晶体管区域与电极焊盘重叠时，POE识别单元104B将逻辑网表102中的实例“AND143”的逻辑单元名从指示标准逻辑单元数据库105的“AND”改写为“N_POE_AND”，其指示仅仅重叠N型晶体管区域，如视准线1201所示。图15示出通过改写逻辑网表102建立的逻辑网表102C的例子。
基于逻辑网表102中示出的逻辑单元名，结点连接型延迟值确定单元107B选择逻辑单元的延迟值。即，如果逻辑单元名指示标准逻辑单元数据库105，则结点连接型延迟值确定单元107B选择标准逻辑单元数据库105中列出的延迟值。另一方面，当逻辑单元名是例如“N_POE_AND”并且代表POE时，结点连接型延迟值确定单元107B利用POE延迟值计算系数106D和标准逻辑单元数据库105中示出的延迟值，为仅仅N型晶体管与电极焊盘重叠的情况计算逻辑单元的延迟值。
因此，根据变型例2的反向标注装置，能够适当地选择根据电极焊盘相对于POE的重叠图案而改变的延迟值。结果是能够执行较精确的时序模拟。
要注意的是，可以取代POE延迟值计算系数106D，在存储单元中预先存储每一个都与不同的重叠图案相关联的POE逻辑单元数据库。
2.实施例2除上述反向标注装置之外，本发明可以配置成掩模版图校正装置。
这里，掩模版图校正装置意指用于实现掩模版图校正功能的功能单元，该掩模版图校正功能是设计半导体IC时采用的CAD系统的一种功能。
本发明的掩模版图校正装置的特征在于，在逻辑单元设置在仅仅一部分逻辑单元与电极焊盘重叠的位置上时，它校正掩模版图信息，使得逻辑单元设置在下述位置之一(1)与电极焊盘不重叠的位置；和(2)与电极焊盘完全重叠的位置。
图16是示出掩模版图校正处理的具体例子的示意图。
如图中所示，在逻辑单元设置在由虚线长方形13示出的位置上时，一部分逻辑单元被半导体IC1的电极焊盘11重叠，掩模版图校正装置执行下述校正之一(1)将逻辑单元的位置改变到由半导体IC1a的虚线长方形13a示出的位置，即与电极焊盘不重叠的位置；以及(2)将逻辑单元的位置改变到由半导体IC1b的虚线长方形13b示出的位置，即与电极焊盘完全重叠的位置。
这消除了根据电极焊盘相对于每一逻辑单元的重叠图案来确定不同延迟值的必要性。即仅仅需要确定设置在上述(1)和(2)中任一位置的每一逻辑单元的延迟值，因此能够将用于确定延迟值所需的信息减到最少。
此外，作为由以上的反向标注装置执行的时序模拟的结果，在结点连接中可能存在不足的余量。
在上述情况下，本发明的掩模版图校正装置通过将与电极焊盘不重叠的位置处的逻辑单元移动到与电极基板重叠的位置，可以补偿余量的不足。
此外，在连接逻辑单元的布线中，设置在与电极焊盘重叠的位置的逻辑单元的延迟值的变化可能导致加速开始设计时所决定的延迟。由于这一因素，通过将缓冲器添加到掩模版图信息中以补偿根据逻辑单元是否设置在与电极焊盘重叠的位置而改变的延迟值之间的差值，本发明的掩模版图校正装置可以执行校正。
例如，在AND电路143是POE的情况下，能够将缓冲器140插入到AND电路143与AND电路144之间的连接中，如图17的逻辑电路图中所示。
由此，能够减少由POE引起的诸如保持错误的时序错误的产生。
<补充的细节>
当然，本发明不局限于上述实施例。下述内容也在本发明的范围之内。
(1)本发明可以是反向标注方法，或者是用于实现以上的反向标注装置和掩模版图校正装置的程序。
在记录在记录介质上或者通过各种通信信道分布之后，可以运行该程序。这样的记录介质包括IC卡、光盘、软盘和ROM。
(2)本发明可以是制造包括POE的半导体IC的方法。
图18示出根据本发明的制造方法的工序流程。
半导体IC的设计过程可以大致上分为三个过程功能设计过程S1；逻辑设计过程S2；和版图设计过程S3。
因为与常规制造方法相同，这里简要解释功能设计过程S1、逻辑设计过程S2、版图设计过程S3、加工过程S8、封装过程S9和评估测试过程S10。
在功能设计过程S1中，确定待设计的半导体IC的规格，并且设计由实现该规格的功能块所组成的算法。
在逻辑设计过程S2中，基于在功能设计过程S1中设计的算法，设计显示电连接的逻辑电路。上述逻辑网表在这一过程中建立。
在版图设计过程S3中，基于在逻辑设计过程S2中建立的逻辑网表，设计半导体IC的掩模图案。上述掩模版图信息在这一过程中建立。
在版图设计过程S3之后执行的反向标注包括识别过程S4、选择过程S5和模拟过程S6。
在识别过程S4中，基于在版图设计过程S3中建立的掩模版图信息，识别构成半导体IC的每一逻辑单元是否是POE。
具体地讲，通过比较均写在掩模版图信息中的电极焊盘的位置和尺寸信息与逻辑单元的位置和尺寸信息，对POE进行检测。然后对逻辑网表中示出的已检测的POE的实例，以将逻辑单元识别为POE的方式，改写逻辑单元名。
在选择过程S5中，基于在识别过程S4中被改写的逻辑网表，选择逻辑单元的延迟值，并且计算布线延迟值。
在模拟过程S6中，利用计算出的布线延迟值执行时序模拟。
在校正过程S7中，执行校正，使得在逻辑网表和掩模版图信息中反映在模拟过程S6中执行的时序模拟的结果。
在加工过程S8中，基于在校正过程S7中校正后的掩模版图信息，制造掩模和晶片。
在封装过程S9中，切割其上制造了半导体IC的晶片，然后将每一半导体IC与其它部分连接并模制成形。
在评估测试过程S10中，利用自动测试装置(即，测试器)执行测试，观察是否保证每一半导体IC的电特性和可靠性。
装运满足在评估测试过程S10中执行的测试标准的半导体IC。
通过采用制造包括POE的半导体IC的上述制造方法，能够考虑到POE特性的变化，在设计阶段执行模拟。这消除了在评估测试过程S10中，由于POE的特性变化而产生时序错误的情形。
工业实用性本发明在设计半导体IC时是有用的。
权利要求
1.一种反向标注装置，其特征在于，包括存储单元，在其中存储包含半导体集成电路中的电极焊盘和逻辑单元的位置信息的掩模版图信息；识别单元，其基于所述掩模版图信息，针对每一所述逻辑单元识别该逻辑单元在平面图中是否设置在与电极焊盘重叠的位置上；以及选择单元，其根据由该识别单元获得的识别结果，为该逻辑单元选择延迟值。
2.根据权利要求1所述的反向标注装置，其特征在于，该存储单元在其中存储(i)第一延迟值，其在该逻辑单元设置在与电极焊盘不重叠的位置上的情况下使用，以及(ii)第二延迟值，其在该逻辑单元设置在与电极焊盘重叠的位置上的情况下使用，并且该选择单元根据该识别结果为该逻辑单元选择所述第一延迟值和第二延迟值的其中一个作为延迟值。
3.根据权利要求2所述的反向标注装置，其特征在于，该第二延迟根据施加在重叠的电极焊盘上的压力而变化。
4.根据权利要求3所述的反向标注装置，其特征在于，该压力是在该半导体集成电路处于晶片状态的制造阶段时用于电特性测试的探测器与重叠的电极焊盘相接触时产生的压力。
5.根据权利要求2所述的反向标注装置，其特征在于，该存储单元在其中存储(i)第一延迟值，其在该逻辑单元设置在与电极焊盘不重叠的位置上的情况下使用，以及(ii)用于计算第二延迟值的系数，所述第二延迟值在该逻辑单元设置在与电极焊盘重叠的位置上的情况下使用，并且该选择单元根据该识别结果为该逻辑单元选择所述第一延迟值和利用该系数计算出的第二延迟值的其中一个作为延迟值。
6.根据权利要求5所述的反向标注装置，其特征在于，该系数用于计算根据施加在重叠的电极焊盘上的压力而变化的第二延迟值。
7.根据权利要求1所述的反向标注装置，其特征在于，该半导体集成电路具有多层结构，在该逻辑单元设置在与电极焊盘重叠的位置上的情况下，该识别单元识别构成该半导体集成电路的布线层的层数，并且该选择单元根据由该识别单元获得的所有识别结果，为该逻辑单元选择延迟值。
8.根据权利要求7所述的反向标注装置，其特征在于，该存储单元在其中存储(i)在该逻辑单元设置在与电极焊盘不重叠的位置上的情况下使用的延迟值，以及(ii)(a)在该逻辑单元设置在与电极焊盘重叠的位置上的情况下使用并且(b)与该布线层的不同层数相关联的多个延迟值，并且该选择单元根据所有识别结果，为该逻辑单元选择所述延迟值的其中一个作为延迟值。
9.根据权利要求7所述的反向标注装置，其特征在于，该存储单元在其中存储(i)在该逻辑单元设置在与电极焊盘不重叠的位置上的情况下使用的延迟值，以及(ii)多个系数，每一系数(a)用于计算在该逻辑单元设置在与电极焊盘重叠的位置上的情况下所使用的延迟值，并且(b)与该布线层的不同层数相关联，并且该选择单元根据所有识别结果，为该逻辑单元选择存储在该存储单元中的延迟值和利用所述系数计算出的多个延迟值的其中一个作为延迟值。
10.根据权利要求1所述的反向标注装置，其特征在于，在该逻辑单元设置在与电极焊盘重叠的位置上的情况下，该识别单元识别重叠图案，并且该选择单元根据由该识别单元获得的所有识别结果，为该逻辑单元选择延迟值。
11.根据权利要求10的反向标注装置，其特征在于，该存储单元在其中存储(i)在该逻辑单元设置在与电极焊盘不重叠的位置的情况下使用的延迟值，以及(ii)在该逻辑单元以预定重叠图案设置在与电极焊盘重叠的位置上的情况下使用的多个延迟值，并且该选择单元根据所有识别结果，为该逻辑单元选择所述延迟值的其中一个作为延迟值。
12.根据权利要求10所述的反向标注装置，其特征在于，该存储单元在其中存储(i)在该逻辑单元设置在与电极焊盘不重叠的位置上的情况下使用的延迟值，(ii)分别用于计算多个延迟值的多个系数，每一所述延迟值在该逻辑单元以预定重叠图案设置在与电极焊盘重叠的位置上的情况下使用，并且该选择单元根据所有识别结果，为该逻辑单元选择存储在该存储单元中的延迟值和利用所述系数计算出的多个延迟值的其中一个作为延迟值。
13.根据权利要求12所述的反向标注装置，其特征在于，该预定重叠图案是下列其中一种(i)与电极焊盘重叠的该逻辑单元的n型晶体管区域；(ii)与电极焊盘重叠的该逻辑单元的p型晶体管区域；以及(iii)与电极焊盘完全重叠的该逻辑单元。
14.一种掩模版图校正装置，其特征在于，包括存储单元，在其中存储包含半导体集成电路中的电极焊盘和逻辑单元的位置信息的掩模版图信息；以及校正单元，在该掩模版图信息指示逻辑单元在平面图中设置在与电极焊盘部分重叠的位置上时，该校正单元对该掩模版图信息进行校正，通过该校正以使该逻辑单元设置在与电极焊盘不重叠的位置以及与电极焊盘完全重叠的位置的其中一个位置上。
15.一种掩模版图校正装置，其特征在于，包括存储单元，在其中存储包含半导体集成电路中的电极焊盘和逻辑单元的位置信息的掩模版图信息；识别单元，其基于所述掩模版图信息，针对每一所述逻辑单元识别该逻辑单元在平面图中是否设置在与电极焊盘重叠的位置上；选择单元，其根据由该识别单元获得的识别结果，为该逻辑单元选择延迟值；时序模拟单元，其利用为该逻辑单元所选择的延迟值执行时序模拟；以及校正单元，其基于时序模拟的结果，对该掩模版图信息进行校正，从而使设置在与电极焊盘不重叠的位置上的逻辑单元改变为设置在与电极焊盘重叠的位置上。
16.一种掩模版图校正装置，其特征在于，包括存储单元，在其中存储包含半导体集成电路中的电极焊盘和逻辑单元的位置信息的掩模版图信息；以及校正单元，其进行校正以将缓冲器添加到该掩模版图信息中，该缓冲器用于补偿该逻辑单元设置在与电极焊盘重叠的位置的情况下所使用的延迟值与该逻辑单元设置在与电极焊盘不重叠的位置的情况下所使用的延迟值之间的差值。
17.一种反向标注方法，其特征在于，包括识别步骤，其基于包含半导体集成电路中的电极焊盘和逻辑单元的位置信息的掩模版图信息，针对每一逻辑单元识别该逻辑单元在平面图中是否设置在与电极焊盘重叠的位置上；以及选择步骤，其根据在该识别步骤中获得的识别结果，为该逻辑单元选择延迟值。
18.一种使计算机执行反向标注处理的程序，其特征在于，该反向标注处理包括识别步骤，其基于包含半导体集成电路中的电极焊盘和逻辑单元的位置信息的掩模版图信息，针对每一逻辑单元识别该逻辑单元在平面图中是否设置在与电极焊盘重叠的位置上；以及选择步骤，其根据在该识别步骤中获得的识别结果，为该逻辑单元选择延迟值。
19.一种计算机可读记录介质，在其上记录使计算机执行反向标注处理的程序，其特征在于，该反向标注处理包括识别步骤，其基于包含半导体集成电路中的电极焊盘和逻辑单元的位置信息的掩模版图信息，针对每一逻辑单元识别该逻辑单元在平面图中是否设置在与电极焊盘重叠的位置上；以及选择步骤，其根据在该识别步骤中获得的识别结果，为该逻辑单元选择延迟值。
20.一种制造半导体集成电路的方法，其特征在于，包括识别步骤，其基于包含半导体集成电路中的电极焊盘和逻辑单元的位置信息的掩模版图信息，针对每一逻辑单元识别该逻辑单元在平面图中是否设置在与电极焊盘重叠的位置上；选择步骤，其根据在该识别步骤中获得的识别结果，为该逻辑单元选择延迟值；模拟步骤，其利用为该逻辑单元所选择的延迟值执行半导体集成电路的时序模拟；校正步骤，其基于该时序模拟的结果校正该掩模版图信息；以及制造步骤，其基于校正后的掩模版图信息制造该半导体集成电路。
全文摘要
本发明提供一种反向标注装置，其考虑到待设置在与半导体IC的电极焊盘重叠的位置上的晶体管元件的特性变化，确定时序模拟中采用的逻辑单元的延迟值。该反向标注装置包括存储单元，在其中存储包括半导体集成电路中的电极焊盘和逻辑单元的位置信息的掩模版图信息；识别单元，基于该掩模版图信息，针对每一逻辑单元识别该逻辑单元在平面图中是否设置在与电极焊盘重叠的位置上；以及选择单元，其根据由该识别单元获得的识别结果，为该逻辑单元选择延迟值。
文档编号H01L21/70GK1961318SQ20058001717
公开日2007年5月9日 申请日期2005年1月25日 优先权日2004年6月3日
发明者田中雅巳 申请人:松下电器产业株式会社