专利名称：用于制造具有硅化栅电极的半导体器件的方法以及用于制造包含该半导体器件的集成电 ...的制作方法
技术领域：
0001本发明一般涉及用于制造半导体器件的方法，更具体地，涉及一种用于制造具有硅化栅电极的半导体器件的方法以及一种用于制造包含该半导体器件的集成电路的方法。
背景技术：
0002近年来，研究在当前不断缩小和变化的晶体管器件中用金属栅电极代替多晶硅栅电极。业内研究用金属栅电极来代替多晶硅栅电极的主要原因之一是为了解决未来CMOS器件的空乏或多晶耗尽(polydepletion)效应和硼穿透问题。传统上，覆盖了硅化物的多晶硅栅电极用于CMOS器件中的栅电极。然而，器件的未来尺寸持续缩小，在使用多晶硅栅电极时，空乏成为了重要的问题。
0003因此，人们建议使用金属栅极。然而，为了优化CMOS器件中的阈值电压(Vt)，金属栅极需要双重可调的功函数。例如，金属栅极需要用于NMOS和PMOS器件的、类似于现有多晶硅栅极技术的可调功函数，需要的金属栅极功函数的范围对于NMOS为4.1～4.4eV，对于PMOS为4.8～5.1eV(参见B.Cheng，B.Maiti，S.Samayedam，J.Grant，B.Taylor，P.Tobin，J.Mogab，IEEE Intl.SOI Conf.Proc.，第91-92页，2001)。
0004最近，基于对现有自对准硅化(SALICIDE)技术的扩展，已经研究出了硅化金属栅电极。在这种方法中，多晶硅被沉积在栅极电介质之上。金属被沉积在多晶硅之上，并发生反应以完全消耗掉多晶硅，从而得到完全硅化的金属栅极，而不是沉积的金属栅极。该硅化金属栅极在提供金属栅极的同时对传统工艺的干扰最小，而且避免了污染问题。另外，人们已经看到多晶掺杂(poly doping)对硅化金属栅极的功函数有影响。
0005硅化金属栅极自身也存在问题。有关硅化金属栅极的比较突出的问题之一在于硅化金属栅极和硅化源极/漏极区域的同步形成。当它们同步形成时，硅化源极/漏极区域的深度与多晶硅栅电极的厚度成正比。由于多晶硅栅电极目前的厚度范围从约60nm至约120nm，因此硅化源极/漏极区域最终延伸到硅衬底中分别高达约60nm和约120nm。但是，深的硅化源极/漏极区域是人们不希望有的。
0006业内的各个公司都试图分离硅化多晶硅栅极和硅化源极/漏极区域。这些公司采用了化学机械抛光(CMP)技术以分离所述步骤。在这样的集成方案中，栅电极由氧化硅层遮掩，然后在源极/漏极区域上形成硅化物。然后，在该栅极堆和源极/漏极区域上沉积覆层介电层。然后采用CMP工艺暴露栅电极以进行硅化，同时源极/漏极区域由保护性介电层覆盖。该方法的主要缺陷在于，晶片上与抛光存在固有联系的非均匀问题(例如，凹陷等)。此外，活动区域上的多晶高度(polyheight)可能与设计的多晶高度不同。结果，抛光后的多晶栅(poly gate)的高度可能会有很大的变化。因此，由于多晶栅的厚度变化，晶片上和/或晶片间的硅化可能不一致。
0007因此，需要一种方法，其用于制造从硅化源极/漏极区域分离的硅化金属栅极结构，该方法不存在现有技术方法的缺陷。
发明内容
0008为了解决上面讨论的现有技术的缺陷，本发明提供了一种用于制造半导体器件的方法和一种用于制造包含该半导体器件的集成电路的方法。除了其它可能的步骤，该用于制造半导体器件的方法包括在衬底上形成多晶硅栅电极，并且紧接于该多晶硅栅电极在衬底中形成源极/漏极区域。该方法进一步包括在所述源极/漏极区域上形成阻挡层，以及对所述多晶硅栅电极进行硅化以形成硅化栅电极，该阻挡层包括金属硅化物。
0009图1图解说明了根据本发明的原理构建的半导体器件的一个实施例的横截面视图；0010图2图解说明了根据本发明的原理制造的部分完成的半导体器件的横截面视图；0011图3图解说明了图2所示的部分完成的半导体器件的横截面视图，其中已经形成了栅极侧壁间隔物(gate sidewall spacer)的一部分；0012图4图解说明了图3所示的部分完成的半导体器件的横截面视图，其中在衬底内已经形成了轻度掺杂的扩展植入物(extensionimplant)；0013图5图解说明了图4所示的部分完成的半导体器件的横截面视图，其中已经形成了栅极侧壁间隔物的剩余部分；0014图6图解说明了图5所示的部分完成的半导体器件的横截面视图，其中已经从衬底顶部和保护层顶上刻蚀掉了盖帽氧化物，并且在衬底内已经形成高度掺杂的源极/漏极植入物；0015图7图解说明了图6所示的部分完成的半导体器件的横截面视图，其中已对该半导体器件进行了标准的源极/漏极退火从而激活了源极/漏极区域，并且已经沉积了硅化物金属；0016图8图解说明了图7所示的部分完成的半导体器件的横截面视图，其中已对该半导体器件进行了快速热退火(RTA)，并已通过选择性湿法刻蚀来去除未反应的硅化物金属；0017图9图解说明了图8所示的部分完成的半导体器件的横截面视图，其中已从多晶硅栅电极之上去除了保护层以形成一个开口；0018图10图解说明了图9所示的部分完成的半导体器件的横截面视图，其中已在多晶硅栅电极的暴露部分以及半导体器件的剩余部分之上沉积了第二硅化物金属；0019图11图解说明了图10所示的部分完成的半导体器件的横截面视图，其中已将多晶硅栅电极转换为了硅化栅电极；
0020图12图解说明了结合根据本发明原理构建的器件的集成电路(IC)的示例性横截面视图；和0021图13图解说明了结合根据本发明原理构建的器件的集成电路(IC)的另一个示例性横截面视图，其中对多栅电极的顶部部分进行了硅化，以形成自对齐的硅化接触。
具体实施例方式
0022首先参考图1，其图解说明了根据本发明原理构建的半导体器件100的一个实施例的横截面视图。在图1所示的实施例中，半导体器件100包括衬底110。阱区120位于图1实施例中的衬底110内。此外，栅极结构130位于衬底100和阱区120之上。
0023图1所示的栅极结构130包括位于衬底110之上的栅氧化层140、位于栅氧化层140之上的硅化栅电极150。尽管图1所示的硅化栅电极作为一个完全硅化栅电极，但是本领域技术人员应该理解，硅化栅电极150还可包含部分硅化的栅电极，其中仅仅是电极的顶部部分被硅化。当需要减少硅化栅电极150的接触阻抗时，可以使用这一实施例。
0024硅化栅电极150可具有多种厚度，尽管如此，一个示例性的厚度范围为从约50nm至约150nm。当根据本发明的原理构建硅化栅电极150时，其可包括许多不同的材料。例如，在图1所示的说明性实施例中，硅化栅电极150包含镍，然而可以预见的是，硅化栅电极150可包含钴、铂、钛、钽、钼、钨、等等，它们仍在本发明的范围内。
0025硅化栅电极150在其中还可包含掺杂物或几种掺杂物的组合物。基于半导体器件100是作为PMOS器件工作还是作为NMOS器件工作，掺杂物(例如硼、磷化物、砷或另一种类似掺杂物)可被配置成，调节将电子从费米能级带到真空能级所需的最小能量，即所谓的功函数。
0026栅极结构130进一步包括栅极侧壁间隔物160，其位于硅化栅电极150和栅氧化层140的两个侧面。每一个图1的实施例中的栅极侧壁间隔物160包含了许多不同的层。例如除了其它层，栅极侧壁间隔物160每个都包括L形氮化物间隔物163和侧壁氧化物168。在这个特定实施例中，L形氮化物间隔物163由包含碳的唯一一层组成。碳成分可在广阔的范围内，但认为有优势的碳成分范围从约5％至约10％。除了其它材料，其它层可包含氧化物和氮化物的集合。栅极侧壁间隔物160可包括许多不同类型和数量的层，这与本发明的原理是一致的。
0027图1所示的半导体器件100进一步包括常规的源极/漏极区域170，其位于衬底110内并紧接于栅氧化层140。阻挡层180位于源极/漏极区域170内。图1实施例中的阻挡层都用作保护剂，免受形成硅化栅电极150和源极/漏极接触区域的硅化物材料的影响。
0028当根据本发明的原理制造阻挡层180时，其包含金属硅化物。在一个实施例中，阻挡层180包含与硅化栅电极150的金属硅化物不同的金属硅化物，然而在另一个实施例中，阻挡层180包含与硅化栅电极150的金属硅化物相同的金属硅化物。当图1实施例中的硅化栅电极150包含硅化镍时，阻挡层180包含不同的金属硅化物。在这个具体实施例中，阻挡层180包括硅化钴。但是，其它的硅化物材料(例如镍、铂、钛、钽、钼、钨等等)都可用来形成阻挡层180，这仍处于本发明的范围内。除了个别的以外，阻挡层180进入到源极/漏极区域170的深度范围从约10nm至约35nm。该深度需要足够深以阻止用于形成硅化栅电极150的硅化物金属影响到源极/漏极区域170，然而，足够小的深度与本发明的设计也是一致的。
0029现转到图2-11，示出了详细制造步骤的横截面视图，该详细制造步骤说明了在一个优势实施例中，怎样制造类似于图1中描述的半导体器件100。图2图解说明了根据本发明原理制造的部分完成的半导体器件200的横截面视图。图2的部分完成的半导体器件200包括衬底210。在一个示例性的实施例中，衬底210可以是位于部分完成的半导体器件200中的任何层，包括晶片本身或位于晶片上方的层(例如，外延层)。在图2所示的实施例中，衬底210是P型衬底；然而本领域技术人员明白，衬底210也可能是N型衬底，而这并不脱离本发明的范围。在这种情况下，本说明书的其余部分中所描述的每种掺杂物类型都可能对换或颠倒。为清楚起见，将不会进一步讨论这种相反方案。
0030在图2所示的实施例中，阱区220位于的衬底内。考虑到P型半导体衬底210，阱区220将更可能包含N型掺杂物。例如，阱区220将可能掺杂的掺杂范围在约1×1013个原子/平方厘米至约1×1014个原子/平方厘米的N型掺杂物，并且能量范围从约100keV至约500keV。这导致了在阱区220中具有的峰值掺杂浓度范围从约5×1017个原子/平方厘米至约1×1019个原子/平方厘米。
0031在图2的实施例中，栅极结构230位于衬底210之上。栅极结构230包括栅氧化层240和多晶硅化栅电极250。栅氧化层240可包括许多不同材料，且都在本发明的范围内。例如，栅氧化层240可包含二氧化硅，或者在一个替换性实施例中，包含高介电常数(K)材料。然而，在图2的说明性实施例中，栅氧化层240是二氧化硅层，其厚度范围从约0.5nm至约5nm。
0032可用多种制造技术中的任意一种来形成栅氧化层240。例如，栅氧化层240可以生长或沉积而成。此外，生长或沉积步骤可能需要相当数量的不同温度、压力、气体、流速等等。
0033尽管在图2的优势实施例中指出了多晶硅栅电极250包含标准的多晶硅，但是也存在其它实施例，其中多晶硅栅电极(或至少其一部分)包含无定形多晶硅。当希望多晶硅栅电极250的上表面基本平坦时，无定形多晶硅的实施例可能特别有用0034然而，如果多晶硅栅电极250包含标准多晶硅(例如示于图2的例子中)，则用于多晶硅栅电极250的沉积条件可能变化，沉积多晶硅栅电极250时可使用从约100torr(托)至约300torr的压力范围、从约620Ec至约700Ec的温度范围，以及从约50sccm(标准毫升分)至约150sccm的SiH4或Si2H6气体流速范围。然而，如果使用无定形多晶硅，沉积该无定形多晶硅栅电极时可使用从约100torr至约300torr的压力范围、从约450Ec至约550Ec的温度范围，以及从约100sccm(标准毫升分)至约300sccm的SiH4或Si2H6气体流速范围。在任何情况下，多晶硅栅电极250优选具有从约50nm至约150nm的厚度范围。
0035图2所示的部分完成的半导体器件200进一步包括位于多晶硅栅电极250之上的保护层260。除了其它材料外可包含氮化硅的保护层260可具有从约5nm至约50nm的厚度范围。希望保护层260具有足够小的厚度以使掺杂物易于穿透该保护层。然而，厚度也应足够大，以为多晶硅栅电极250提供充分的保护。
0036可选地，位于保护层260之上的可以是一个二氧化硅层270。设计该可选的二氧化硅层270以帮助图样化栅氧化层240、多晶硅栅电极250以及保护层260。根据上面的描述，本领域技术人员明白，图样化栅氧化层240、多晶硅栅电极250、保护层260以及可选的二氧化硅层270初始是覆层沉积的。这些覆层随后被图案化，从而形成图2所示的栅氧化层240、多晶硅栅电极250、保护层260以及可选的二氧化硅层270。在一个实施例中，使用化学气相沉积(CVD)工艺来形成多晶硅栅电极250和保护层260。
0037暂时转到图3，其图解说明了图2所示的部分完成的半导体器件200的横截面视图，其中已经形成栅极侧壁间隔物310的某些部分。示于图3中的栅极侧壁间隔物310的各部分包括氧化层320和偏移氮化物间隔物330。与现有技术中使用的类似层相比，氧化层320是至少部分地使用沉积工艺形成的。在个示例性的工艺中，使用第一沉积工艺初始形成氧化层320，然后利用第二氧化工艺完成。第一沉积工艺允许在保护层260的顶部和侧壁形成氧化层320。在一个替换性实施例中，整个氧化层320都是沉积而成的。
0038偏移氮化物间隔物330可包括标准氮化硅间隔物或其中具有碳的氮化硅层。如果偏移氮化物间隔物330包含碳，则碳可构成该层的约5％至约10％。尽管氧化层320和偏移氮化物间隔物330被示为仅沿栅极结构230的侧部放置，但本领域技术人员将意识到，这些层是预先覆层形成的，并且随后通过各向异性刻蚀来形成氧化层320和偏移氮化物间隔物330。
0039现转到图4，其图解说明了图3所示的部分完成的半导体器件200的横截面视图，其中在衬底210内已经形成轻度掺杂的扩展植入物410。以传统方式形成轻度掺杂的扩展植入物410，其一般具有从约1×1019个原子/平方厘米至约2×1020个原子/平方厘米的峰值掺杂物浓度范围。如业内已标准化的，轻度掺杂的扩展植入物410的掺杂物类型与它们所处的阱区220的相反。因此，在图4所示的说明性实施例中轻度掺杂的扩展植入物410采用P型掺杂物来掺杂。
0040现转到图5，其图解说明了图4所示的部分完成的半导体器件200的横截面视图，其中已经形成栅极侧壁间隔物310的剩余部分。具体地，盖帽氧化物510、L形氮化物间隔物520，以及侧壁氧化物530构成了栅极侧壁间隔物310。除了其它用途，盖帽氧化物510具有阻止L形氮化物间隔物520直接与衬底210接触的作用。盖帽氧化物510最可能被沉积在部分完成的半导体器件200之上，这利用了类似于用来形成氧化层320的工艺。
0041L形氮化物间隔物520可包括任意类型的氮化物，然而在一个示例性实施例中，L形氮化物间隔物520所包括的氮化物材料包含碳。在L形氮化物间隔物520内包含的碳成分可占L形氮化物间隔物520的约5％至约10％的范围，以改变其刻蚀速率。在该实施例中，L形氮化物间隔物520包含碳，可在CVD反应器中利用双t-丁基氨基硅烷(bist-butylaminosilane，BTBAS)和氨(NH3)前体来沉积L形氮化物间隔物520。有优势地，碳使得L形氮化物间隔物520以低于传统氮化层的速率刻蚀。在一种示例性情况中，在使用从约1000Ec至约1100Ec的温度范围进行退火后，与传统的氮化物层相比，碳导致L形氮化物间隔物520具有约50∶1的选择性刻蚀。
0042位于L形氮化物间隔物520之上的侧壁氧化物530是常规的。在图5的给定实施例中，侧壁氧化物530被覆层沉积，然后经历各向异性刻蚀。得到的侧壁氧化物530完成了图5所示实施例中的栅极侧壁间隔物310。
0043现转到图6，其图解说明了图5所示的部分完成的半导体器件200的横截面视图，其中已经从衬底210顶部和保护层260的顶部刻蚀掉盖帽氧化物510，并且在衬底210内已经形成高度掺杂的源极/漏极植入物610。本领域技术人员理解到常规工艺可被用来刻蚀盖帽氧化物510。
0044高度掺杂的源极/漏极植入物610也是常规的。一般地，高度掺杂的源极/漏极植入物610具有从约1×1018个原子/平方厘米至约1×1021个原子/平方厘米的峰值掺杂物浓度范围。此外，高度掺杂的源极/漏极植入物610的掺杂物类型与它们所处的阱区220的相反。因此，在图6所示的说明性实施例中，高度掺杂的源极/漏极植入物610采用P型掺杂物来掺杂。
0045现转到图7，其图解说明了图6所示的部分完成的半导体器件200的横截面视图，其中已对该半导体器件200进行了标准的源极/漏极退火从而激活了源极/漏极区域710。相信源极/漏极退火在从约1000Ec至约1100Ec的温度范围下以及从约1秒至约5秒的时间区间范围下操作就已足够。应当注意，其它的温度、时间以及工艺也可用来激活源极/漏极区域710。
0046图7中还示出了在源极/漏极区域710的暴露部分之上以及栅极结构230之上形成硅化物金属720。图7所示实施例中的硅化物金属720是薄钴层，然而，其它可以与硅发生反应形成硅化物金属720的金属也很容易被使用。例如，公知的是，硅化物金属720可包括镍、铂、钛、钽、钼、钨，其他类似金属或者它们的组合，这都在本发明的范围内。在图7的实施例中，硅化物金属720包含了不同于硅化物金属1010(图10)的金属。尽管如此，但不这样做也仍在本发明的范围内。
0047硅化物金属720可使用不同的工艺来形成，并且可形成为许多种厚度。在本发明的一个实施例中，硅化物金属720被沉积为一定厚度，其范围从约3nm至约10nm。然而，当硅化物金属720包含钴时，则可使用这样的厚度。如果硅化物金属720包含上文公开的不同金属之一，则可使用各种其它厚度。
0048现转到图8，其图解说明了图7所示的部分完成的半导体器件200的横截面视图，其中已对该半导体器件200进行了快速热退火(RTA)。RTA努力引起硅化物金属720与源极/漏极区域710的硅反应，以形成阻挡层810。在该例中，硅化物金属720包括钴，RTA导致钴和硅发生反应，从而形成硅化钴。
0049RTA可利用各种不同的温度和时间来操作。虽然如此，应当相信在本示例性实施例中RTA应当以快速热处理工具在从约400Ec至约600Ec的温度范围下，以及在从约5秒至约60秒的时间区间范围下操作。然而，具体的温度和时间区间通常是基于形成阻挡层810到所需深度的能力以及基于所选的硅化物材料。
0050然后，可使用一种选择性湿法刻蚀来去除各个区域上未反应的硅化物金属720，但不去除诸如侧壁和栅极上暴露的硅，其中所述选择性湿法刻蚀采用了例如硫酸(H2SO4)、双氧水(H2O2)及水(H2O)的组合物。此外，另一种可选的RTA步骤可用来形成低电阻率相的硅化物。在使用钴硅化物金属的情况下，第一RTA形成了CoSi，而可选的RTA形成了CoSi2，其具有较低的电阻率且更加稳定。通常使用从约650Ec至约800Ec的温度范围以及从约5秒至约60秒的时间区间范围来执行可选的RTA步骤。
0051现转到图9，其图解说明了图8所示的部分完成的半导体器件200的横截面视图，其中已从多晶硅栅电极250之上去除了保护层260以形成开口910。本发明的独特之处在于，用于去除保护层260的刻蚀剂基本上不会影响到其它的结构或膜层。更具体地，用来去除保护层260的热磷酸刻蚀剂不会影响L形氮化物间隔物520和阻挡层810。尽管保护层260和L形氮化物间隔物520都包含氮化硅，但是L形氮化物间隔物520的碳成分提供了充分的保护，以使其免受刻蚀剂的影响。
0052现转到图10，其图解说明了图9所示的部分完成的半导体器件200的横截面视图，其中已在多晶硅栅电极250的暴露部分以及半导体器件200的剩余部分之上沉积了第二硅化物金属1010。在一个优选实施例中，硅化物金属1010被设计成，完全硅化多晶硅栅电极250。由于取出大致1nm的镍可完全硅化大致1.8nm的多晶硅，因此硅化物金属1010的厚度应当至少是多晶硅栅电极250厚度的56％。然而，为了更加充裕，硅化物金属1010的厚度应当至少是多晶硅栅电极250厚度的60％。因此，当多晶硅栅电极250厚度范围从上述的约50nm至约150nm时，硅化物金属1010的厚度范围应当从约30nm至约90nm。还应注意的是硅化物金属1010可包含许多不同的金属或金属的组合，这还在本发明的范围内。例如，硅化物金属1010可包含任何已知的金属，只要它可以和多晶硅反应形成金属硅化物。
0053在本发明的一个替换性实施例中，可在多晶硅栅电极250的暴露部分以及半导体器件200的剩余部分之上形成较薄的硅化物金属1010。在该例中，硅化物金属1010的较薄的层将仅仅和多晶硅栅电极250的顶部部分反应形成部分硅化的栅电极。硅化物金属1010的较薄的层的厚度范围可从约3nm至约15nm，以仅仅部分地对该硅化栅电极进行硅化。与硅化栅氧化层界面(如在上文刚刚描述的完全硅化的栅电极)相比，这一实施例对使用多晶栅氧化物界面的应用特别有用。
0054现转到图11，其图解说明了图10所示的部分完成的半导体器件200的横截面视图，其中已将多晶硅栅电极250转换为了硅化栅电极1110。本领域技术人员理解形成硅化栅电极1110可能需要的步骤包括对多晶硅栅电极250和硅化物金属1010作用另一个RTA。该RTA被设计成将多晶硅栅电极250转换为硅化栅电极1110。退火温度取决于所用的硅化物金属。例如，相信在使用镍的时候，该RTA可在从约350Ec至约550Ec的温度范围下，以及在从约10秒至约100秒的时间区间范围下操作，以完成硅化。应当注意到，如果使用另一种金属，则可使用其它的温度、时间及工艺。在优选实施例中，硅化物金属1010完全地硅化多晶硅栅电极250。然而，这时由于有阻挡层810，因此硅化并没有在源极/漏极区域710上形成。
0054在完成硅化栅电极1110之后，可对部分完成的半导体器件200进行选择性去除工艺。例如，在本发明的一个实施例中，该器件可能经受的刻蚀配方包含硫酸(H2SO4)、双氧水(H2O2)及水(H2O)。这个具体的刻蚀配方具有高度的选择性，其可轻易地去除硅化物金属1010的所有残留部分。此后，部分完成的半导体器件200的制造可以常规方式继续进行，优选得到与图1所示的半导体器件100类似的器件。应当注意，根据工艺流程，图2-11所示的步骤的确切顺序可以变化。此外，各种其它步骤也可加入到图2-11的描述中。
0055参考图2-11讨论的半导体器件的制造方法提供了许多优于现有技术方法的益处。第一，可能是最为重要的，该制造方法将硅化栅电极和阻挡层(例如，硅化源极/漏极接触区域)的形成分到了不同的步骤中。有优势地，这允许阻挡层(例如，硅化源极/漏极接触区域)的深度与硅化栅电极的深度无关。利用薄膜层对于特定刻蚀化学性质的化学选择性，拆开了上述两个步骤。因此，不再需要在现有技术中用于拆开这些步骤的CMP。因而，本发明的方法可适用于具有不同分段高度(step height)的器件，不论是通过设计还是工艺变化。现有技术的CMP技术并不能接受这样的分段高度变化。
0056此外，本发明的方法允许阻挡层作为硅化源极/漏极区域。因此，本发明需要的处理步骤比现有技术更少。另外，本发明的方法允许半导体器件容易地为硅化栅电极和阻挡层(例如，硅化源极/漏极接触区域)选择不同的硅化物金属。在上文所讨论的实施例中，硅化栅电极受益于使用镍作为硅化材料。至少与钴相比，镍允许硅化栅电极的薄层电阻在栅极长度持续增加时保持很小。类似地，阻挡层受益于使用钴作为硅化材料。至少与镍相比，钴减少了在源极/漏极区域中的管道缺陷问题。因此，图2-11所描述的方法的实施例最佳地使用了镍和钴。相信其它金属也有类似的优点。
0057现参考图12，其图解说明了结合有根据本发明原理构建的器件1210的集成电路(IC)1200的示例性横截面视图。IC 1200可包括器件，例如用于形成CMOS器件、BiCMOS器件、双极器件以及电容或其它类型器件的晶体管。IC 1200可进一步包括无源元件，例如电感器或电阻器，或者IC 1200还可包括光学器件或光电子器件。本领域技术人员对这些各种类型的器件及其制造都很熟悉。在图12中所类似说明的特定实施例中，IC 1200包含了具有介电层1220的器件1210，介电层1220位于器件1210之上。此外，互连结构1230位于介电层1220内以互连各种器件，从而形成可用的集成电路1200。
0058最后参考图13，其图解说明了结合有根据本发明原理构建的器件1310的集成电路(IC)1300的另一个示例性横截面视图。在图13所示的特定实施例中，IC 1300包括具有栅电极的器件1310，该栅电极仅仅被部分硅化。部分硅化的栅电极可用来减少多晶电极的接触阻抗，同时可保持多晶栅氧化物界面，而不需要在该界面处形成硅化物。介电层1320位于器件1310之上。此外，互连结构1330位于介电层1320内以互连各种器件，从而形成了可用的集成电路1300。
权利要求
1.一种用于制造半导体器件的方法，其包括在衬底之上形成多晶硅栅电极；紧接于所述多晶硅栅电极在所述衬底中形成源极/漏极区域；在所述源极/漏极区域之上形成阻挡层，所述阻挡层包含金属硅化物；对所述多晶硅栅电极进行硅化以形成硅化栅电极。
2.根据权利要求1所述的方法，其中所述形成阻挡层发生在所述对所述多晶硅栅电极进行硅化之前。
3.根据权利要求1所述的方法，其中所述阻挡层是硅化的源极/漏极接触区域。
4.根据权利要求1所述的方法，其中所述硅化栅电极包含一种与所述阻挡层不同的金属硅化物。
5.根据权利要求4所述的方法，其中所述阻挡层包含硅化钴，而所述硅化栅电极包含硅化镍。
6.根据权利要求1所述的方法，其中所述阻挡层的厚度范围为约10nm至约35nm。
7.根据权利要求1所述的方法，进一步包括先于所述在所述源极/漏极区域之上形成阻挡层，在所述多晶硅栅电极之上形成保护层。
8.根据权利要求7所述的方法，其中所述保护层是氮化硅保护层。
9.根据权利要求1所述的方法，其中对所述多晶硅栅电极进行硅化以形成硅化栅电极包括对所述多晶硅栅电极进行完全硅化，以形成完全硅化的栅电极。
10.一种用于制造集成电路的方法，其包括在衬底之上形成半导体器件，其包括；在衬底之上形成多晶硅栅电极；紧接于所述多晶硅栅电极在所述衬底中形成源极/漏极区域；在所述源极/漏极区域之上形成阻挡层，所述阻挡层包含金属硅化物；对所述多晶硅栅电极进行硅化以形成硅化栅电极；以及在位于所述衬底之上的介电层内形成互连，所述互连用于电接触所述半导体器件。
11.根据权利要求10所述的方法，其中所述形成阻挡层发生在所述硅化所述多晶硅栅电极之前。
12.根据权利要求10所述的方法，其中所述阻挡层是硅化的源极/漏极接触区域。
13.根据权利要求10所述的方法，其中所述硅化栅电极包含一种与所述阻挡层不同的金属硅化物。
14.根据权利要求13所述的方法，其中所述阻挡层包含硅化钴，而所述硅化栅电极包含硅化镍。
15.根据权利要求10所述的方法，其中所述阻挡层的厚度范围为约10nm至约35nm。
16.根据权利要求10所述的方法，进一步包括先于所述在所述源极/漏极区域之上形成阻挡层，在所述多晶硅栅电极之上形成保护层。
17.根据权利要求16所述的方法，其中所述保护层是氮化硅保护层。
18.根据权利要求10所述的方法，其中对所述多晶硅栅电极进行硅化以形成硅化栅电极包括对所述多晶硅栅电极进行完全硅化，以形成完全硅化的栅电极。
全文摘要
本发明提供了一种用于制造半导体器件的方法和一种用于制造包含该半导体器件的集成电路的方法。除了其它可能的步骤，所述用于制造半导体器件(100)的方法包括在衬底(110)上形成多晶硅栅电极，并且紧接于该多晶硅栅电极在衬底(110)中形成源极/漏极区域(170)。该方法进一步包括在所述源极/漏极区域(170)上形成阻挡层(180)和硅化该多晶硅栅电极以形成硅化栅电极(150)，该阻挡层(180)包括金属硅化物。
文档编号H01L29/49GK101023519SQ200580017132
公开日2007年8月22日 申请日期2005年3月28日 优先权日2004年3月26日
发明者J-P·鲁, H·布, S·余, P·江 申请人:德克萨斯仪器股份有限公司