专利名称：原子层淀积的含粘附层钽的制作方法
技术领域：
本发明的实施例涉及微电子器件制造。更具体地说，本发明的实施例涉及通过原子层淀积所淀积的含粘附层钽用作金属触点，以在触点中最小化触点电阻和最大化低阻导电材料。
背景技术：
微电子器件产业在技术上不断有巨大进展，这些技术可以提高集成电路密度和复杂性，并且同时急剧减小了功耗和封装尺寸。目前的半导体技术已可作出具有数百上千万晶体管的单片微处理器，以每秒数千万(或甚至上亿)条指令的速度运行，被封装在相对很小的、空气冷却的微电子器件封装中。这些晶体管通常通过发送和/或接收电子信号的导电轨迹和触点互相连接，或连接到微电子器件外的装置。
用于形成触点的一种工艺称为“镶嵌工艺”。在典型的镶嵌中，在介电材料上对光刻胶材料作图案，并通过光刻胶材料形成图案来蚀刻介电材料，以形成一个开孔延伸到下面晶体管的源极或漏极。然后光刻胶材料被去除(通常通过氧等离子体)，并可在开孔中淀积一个粘附层，以防止介电材料和随后淀积的导电材料之间分层。然后将开孔用导电材料(例如金属及其金属合金)填充，通常是通过淀积。例如，60-90埃厚的氮化钛粘附层可通过化学汽相淀积而淀积在大约70-80nm直径的开孔(65nm技术节点)中，接着用钨填充开孔的其余部分。在淀积导电材料期间，粘附层还可防止对介电材料的损坏。例如，氮化钛粘附层防止淀积钨所用的六氟化钨气体对介电层(例如二氧化硅)的损坏，这是所属领域技术人员都理解的。所得到的结构被平面化，通常是通过一种称为化学机械抛光(CMP)的技术，从介电材料的表面去除掉不在开孔中的导电材料和粘附层，以形成触点。
当然可以理解，由于粘附层具有比导电材料高的电阻，因此在触点中导电材料必须具有足够的截面积才能有效地传导信号。但随着每个连续技术节点，晶体管变得越来越小，触点的几何尺寸也在减小(即“按比例缩小”)。因此，上述60-90埃厚的粘附层就会有问题。例如，在45nm技术节点，触点的几何尺寸(即宽度)大约为60nm。于是，90埃厚的粘附层就会占据触点宽度的大约30％。再举一例，在30nm技术节点，触点的几何尺寸大约为40nm。于是，90埃厚的粘附层就会占据触点宽度的大约45％。有了这两个实例，所属领域的技术人员就会清楚，其余的触点宽度可能就不会在触点中得到足以有效传导可靠信号的导电材料截面积。
所以，当晶体管随着每个连续技术节点变得越来越小时，开发能允许有效按比例缩小触点的形成粘附层的设备和技术将是有利的。
虽然本说明书以权利要求书结束，具体指出并明确要求被认为是本发明的权利要求，但结合附图阅读对本发明的以下说明，就可更容易确知本发明的优点，附图包括图1示出按照本发明由至少被一个介电层覆盖的一部分多晶体管组件的侧截面视图；图2示出按照本发明的图1晶体管的侧截面视图，其中开口贯穿介电层，暴露出至少一个晶体管组件的一部分，如源极和/或漏极；图3示出按照本发明的图2晶体管的侧截面视图，其中粘附层被淀积在开口中；图4示出按照本发明的图3晶体管的侧截面视图，其中导电材料被淀积在邻近粘附层上的开口内；图5示出按照本发明的图4晶体管的侧截面视图，其中未淀积在开口内的导电材料被去除；
图6示出按照本发明的触点电阻相对粘附层厚度和类型关系图；图7示出按照本发明另一实施例的侧截面视图，其中触点通过单个介电层形成；图8示出按照本发明另一实施例的侧截面视图，其中触点通过层间介电层形成；图9示出按照本发明其中集成有本发明微电子组件的手持装置的斜视图；以及图10示出按照本发明其中集成有本发明微电子组件的计算机系统的斜视图。
具体实施例方式
在以下的详细说明中，要参阅附图，附图以图示的方式示出可实践本发明的具体实施例。对这些实施例都作了足够详细的说明，以使所属领域的技术人员能够实践本发明。应理解，本发明的各种实施例虽然不同但不一定相互排斥。例如，在本文中结合一个实施例所述的特定特性、结构或特征，在不背离本发明精神和范围的前提下，可在其它实施例中实现。此外，应理解，在每个公开实施例中各元件的位置或结构在不背离本发明的精神和范围的前提下可以更改。所以，以下的详细说明不应被认为有限制意义，本发明的范围仅由适当解释的所附权利要求书以及题为权利要求书等效物的全部范围来限定。附图中，相同的编号在所有几个视图中指同一或类似的功能。
图1示出一般的晶体管组件100，它包括第一有效区102和第二有效区104，它们被隔离结构106分隔开，显示为阴影沟槽隔离结构。第一有效区102包括第一晶体管112，它包括注入微电子基底108例如硅圆片中的源极区114和漏极区116。栅极122位于第一晶体管源极区114和第一晶体管漏极区116之间。第一晶体管栅极122包括栅极介质124、栅电极126、栅极帽128以及栅极隔片132和132’，如所属领域的技术人员所理解的。
第二有效区104包括第二晶体管142，它包括注入微电子基底108中的源极区144和漏极区146。栅极152位于第二晶体管源极区144和第二晶体管漏极区146之间。第二晶体管栅极152包括栅极介质154、栅电极156、栅极帽158以及栅极隔片162和162’，如所属领域的技术人员所理解的。
第一介电层164，例如二氧化硅、掺碳氧化物等，淀积在第一晶体管栅极122、第一晶体管源极区114、第一晶体管漏极区116、第二晶体管栅极142、第二晶体管源极区144以及第二晶体管漏极区146之上。第二介电层166，例如二氧化硅、掺碳氧化物等，可淀积在第一介电层164之上。
如图2所示，通过第一介电层164和第二介电层166，形成至少一个开口，示为开口172和172’，并分别由至少一侧限定，图示为开口172和172’的侧面170和170’。开口172和172’从第二介电层166的第一表面168延伸到并暴露出所述源极区和漏极区中至少一个的至少一部分，图示为分别延伸到第一漏极区116和第二晶体管源极区144。开口172和172’可以用所属领域已知的任何方法形成，包括但不限于光刻技术和铣削。硅化物层174可形成在源极区或漏极区中的至少一个上面，图示为在第二晶体管源极区144上。硅化物层174可通过溅射适当的金属，例如镍、钴、钛、铂等，并在适当的温度例如在在大约300℃和500℃之间进行退火来形成。
如图3所示，通过原子层淀积将含粘附层钽176形成在第二介电层第一表面168上，进入开口172和172’中的至少一个内，以及源极区和漏极区(图示为第二源极区144和第一漏极区116)中的至少一个的一部分上。含粘附层钽176可包括但不限于氮化钽、碳化钽、碳氮化钽、TaCxNySizOw(式中x、y、z和w都小于1)等。原子层淀积是一种表面受控逐层工艺，用于淀积具有原子层精度的薄膜。以顺序工艺形成的每个原子层可以是饱和表面受控的化学反应结果，其中将气体前体(precursor)引入基底并与还原剂反应，其中可以清洗系统并重复该工艺，直到获得所需的厚度。对于含材料钽的淀积，金属前体，如五(二甲基酰氨基(dimethylamido))钽、叔丁基亚氨基三(二乙基酰氨基)(tert-butylimidotris(diethylamido))钽等，可以和氨还原剂一起使用。五(二甲基酰氨基)钽和叔丁基亚氨基三(二乙基酰氨基)钽在等离子增强原子层淀积中都可以用氢还原，或者如果在得到的含粘附层钽中需要有硅，则可以用硅烷还原。含粘附层钽176的热增强原子层淀积可以使用惰性载体气体如氩或氮执行，室内的压力在大约0.1和50托之间，温度在大约200℃和350℃之间。所得含粘附层钽176的厚度可以控制到任何所需厚度。在一个实施例中，在所述开口侧面170和170’上厚度可在大约5埃和25埃之间。短语“原子层淀积”或“原子层淀积的”可以是上述热增强方法或任何原子层淀积技术，可包括等离子增强原子层淀积和离子增强原子层淀积。
如图4所示，至少一种导电材料178，如钨或铜(但不限于此)，淀积在含粘附层钽176之上，并填充开口172和172’(示于图2)。导电材料178可以用任何已知方法淀积，包括但不限于化学汽相淀积、等离子增强化学汽相淀积、物理淀积等。例如，在化学汽相淀积工艺中可使用六氟化钨来淀积钨。在此工艺过程中，含粘附层钽不仅起粘附层作用，而且还是阻挡层，防止六氟化钨的氟与任何介电层或微电子基底108中的硅起反应。因此，导电材料178与源极区144和漏极区116形成电接触。
如图5所示，将邻近第二介电层第一表面168的一部分导电材料178和一部分含粘附层钽176去除掉，例如通过化学机械抛光、蚀刻等，而将开口172和172’(示于图2)中的导电材料178和含粘附层钽176留下，分别形成触点180和180’。
所述实施例通过增加用导电金属填充的触点结构的百分比，可导致整个触点电阻率的降低。而且，由于原子层淀积的含粘附层钽176的形成以及导电材料178的淀积可在共用化学汽相淀积室中进行，因此有能够将这两个工艺过程集成到一个工具中，以减少工艺流程复杂性，并降低触点180和180’的整个制造加工成本。
实验已表明，与大致130埃的物理汽相淀积的含粘附层钽相比，10埃的原子层淀积的含粘附层钽可将65nm技术节点铜触点的触点电阻降低60％以上。含粘附层钽的化学成份可含有大约10％的氧、大约25％的碳，其余为钽和氮(以下统称“TaN”)。图6示出了对触点电阻(欧姆/平方)的计算估计图，其中“2×30 TiN”是2层30埃厚的化学汽相淀积的氮化钛，“1×43”是1层43埃厚的化学汽相淀积的氮化钛，“20A ALD TaN”是20埃的原子层淀积的含粘附层钽，以及“15AALD TaN”是15埃的原子层淀积的含粘附层钽。从图6可见，在45nm技术节点，15埃的原子层淀积的含粘附层钽得出大约76欧姆/平方触点电阻，而2×30化学汽相淀积的氮化钛粘附层则为243欧姆/平方触点电阻，并且在30nm技术节点，得出大约103欧姆/平方触点电阻，而2×30化学汽相淀积的氮化钛粘附层则为861欧姆/平方触点电阻。对于图6的计算假设是0.13μm技术节点-300nm高和160nm直径的触点，90nm技术节点-200nm高和110nm直径的触点，65nm技术节点-110nm高和70nm直径的触点，45nm技术节点-100nm高和50nm直径的触点，以及30nm技术节点-70nm高和35nm直径的触点，全部都具有20μ欧姆厘米电阻率的钨导电材料。
当然，应理解，本发明可以用各种结构和配置来实现，例如通过单个介电层182实现，如图7所示。而且，本发明可用于例如通过第一层间介质186形成触点184和184’，它们接触第二层间介质186’中或上的邻近触点188和188’和/或轨迹192，这是所属领域的技术人员都会理解的，如图8所示。轨迹192’示出连接第二层间介电触点188’和触点180’。
用本发明粘附层形成的封装可以用在手持装置210中，例如蜂窝电话或个人数据助理(PDA)，如图9所示。手持装置210可包括外部基底220，它具有至少一个微电子器件组件230，包括但不限于在外壳240中的中央处理单元(CPU)、芯片组、存储器件、ASIC等，具有如上所述的至少一个原子层淀积的含粘附层钽。外部基底220可附连到各种外设上，包括输入装置，例如键盘250，以及显示装置，例如LCD显示器260。
用本发明粘附层形成的微电子器件组件还可用在计算机系统310中，如图10所示。计算机系统310可包括外部基底或母板320，它具有至少一个微电子器件组件330，包括但不限于在外壳或机箱340中的中央处理单元(CPU)、芯片组、存储器件、ASIC等，具有如上所述的至少一个原子层淀积的含粘附层钽。外部基底或母板320可附连到各种外设上，包括输入装置，例如键盘350和/或鼠标360，以及显示装置，例如CRT监控器370。
已对本发明的实施例作了详细说明，应理解，由所附权利要求书限定的本发明不受上述说明中提出的具体细节的限制，因为在不背离本发明的精神或范围的前提下，可以有许多改动。
权利要求
1.一种制造触点的方法，包括提供至少一个介电层；形成至少一个开口贯穿所述至少一个介电层，其中所述开口由至少一侧限定；在所述至少一个开口侧上原子层淀积含粘附层钽；以及淀积至少一种导电材料以填充所述开口并毗连所述含粘附层钽。
2.如权利要求1所述的方法，其中原子层淀积所述含粘附层钽包括提供五(二甲基酰氨基)钽的金属前体和氨还原剂。
3.如权利要求1所述的方法，其中原子层淀积所述含粘附层钽包括提供叔丁基亚氨基三(二乙基酰氨基)钽的金属前体和氨还原剂。
4.如权利要求1所述的方法，其中原子层淀积所述含粘附层钽包括淀积一层TaCxNySizOw，其中x、y、z和w都小于1。
5.如权利要求1所述的方法，其中在所述至少一个开口侧上原子层淀积所述含粘附层钽包括在所述至少一个开口侧上原子层淀积所述含粘附层钽到大约5和25埃之间的厚度。
6.如权利要求1所述的方法，其中淀积所述至少一种导电材料以填充所述开口并毗连所述含粘附层钽包括淀积钨以填充所述开口并毗连所述含粘附层钽。
7.如权利要求1所述的方法，其中提供至少一个介电层包括在微电子基底上提供至少一个介电层。
8.如权利要求7所述的方法，其中形成至少一个开口贯穿所述至少一个介电层包括形成至少一个开口贯穿所述至少一个介电层到在所述微电子基底中和上形成的晶体管漏极区。
9.如权利要求7所述的方法，其中形成至少一个开口贯穿所述至少一个介电层包括形成至少一个开口贯穿所述至少一个介电层到在所述微电子基底中和上形成的晶体管源极区。
10.一种设备，包括导电材料，贯穿至少一个介电层；以及含粘附层钽，在所述导电材料和所述至少一个介电层之间，其中所述含粘附层钽具有在大约5和25埃之间的厚度。
11.如权利要求10所述的设备，其中所述含粘附层钽包括TaCxNySizOw，其中x、y、z和w都小于1。
12.如权利要求10所述的设备，其中所述导电材料包括钨。
13.如权利要求10所述的设备，还包括微电子基底，其上和其中具有至少一个晶体管组件，其中所述晶体管组件包括注入所述微电子基底的源极区和漏极区。
14.如权利要求13所述的设备，其中所述导电材料与所述源极区和所述漏极区中的至少一个进行电接触。
15.一种通过如下方法形成的设备，所述方法包括提供至少一个介电层；形成至少一个开口贯穿所述至少一个介电层，其中所述开口由至少一侧限定；在所述至少一个开口侧上原子层淀积含粘附层钽；以及淀积至少一种导电材料以填充所述开口并毗连所述含粘附层钽。
16.如权利要求15所述的设备，其中原子层淀积所述含粘附层钽包括提供五(二甲基酰氨基)钽的金属前体和氨还原剂。
17.如权利要求15所述的设备，其中原子层淀积所述含粘附层钽包括提供叔丁基亚氨基三(二乙基酰氨基)钽的金属前体和氨还原剂。
18.如权利要求15所述的设备，其中所述含粘附层钽包括TaCxNySizOw，其中x、y、z和w都小于1。
19.如权利要求15所述的设备，其中在所述至少一个开口侧上原子层淀积所述含粘附层钽包括在所述至少一个开口侧上原子层淀积所述含粘附层钽到大约5和25埃之间的厚度。
20.如权利要求15所述的设备，其中淀积至少一种导电材料以填充所述开口并毗连所述含粘附层钽包括淀积钨以填充所述开口并毗连所述含粘附层钽。
21.如权利要求15所述的设备，其中提供至少一个介电层包括在微电子基底上提供至少一个介电层。
22.如权利要求21所述的设备，其中形成至少一个开口贯穿所述至少一个介电层包括形成至少一个开口贯穿所述至少一个介电层到邻近所述微电子基底的晶体管漏极区。
23.如权利要求21所述的设备，其中形成至少一个开口贯穿所述至少一个介电层包括形成至少一个开口贯穿所述至少一个介电层到邻近所述微电子基底的晶体管源极区。
24.一种电子系统，包括外壳内的外部基底；以及附连到所述外部基底的至少一个微电子器件封装，具有至少一个触点，包括导电材料，贯穿至少一个介电层；以及含粘附层钽，在所述导电材料和所述至少一个介电层之间，其中所述含粘附层钽具有在大约5和25埃之间的厚度；以及与所述外部基底对接的输入装置；以及与所述外部基底对接的显示装置。
25.如权利要求24所述的系统，其中所述含粘附层钽包括TaCxNySizOw，其中x、y、z和w都小于1。
26.如权利要求24所述的系统，其中所述导电材料包括钨。
27.如权利要求24所述的系统，其中所述至少一个微电子器件封装还包括微电子基底，其上和其中具有至少一个晶体管组件，其中所述晶体管组件包括注入所述微电子基底的源极区和漏极区。
28.如权利要求27所述的系统，其中所述导电材料与所述源极区和所述漏极区中的至少一个进行电接触。
全文摘要
在金属的形成中，在至少一个介电材料内制造原子层淀积含粘附层钽的设备和方法，其中原子层淀积含粘附层钽足够薄，以在触点内最小化触点电阻和最大化金属包括但不限于钨的总截面积。
文档编号H01L21/285GK1977373SQ200580021293
公开日2007年6月6日 申请日期2005年6月28日 优先权日2004年6月30日
发明者S·W·约翰斯顿, K·斯普尔金, B·L·彼得森 申请人:英特尔公司