专利名称：覆盖精度测量游标及其形成方法
技术领域：
本发明一般地涉及半导体器件。更具体而言，本发明涉及一种覆盖精度(overlay accuracy)测量游标(vernier)及其形成方法，其中在一区域的沟槽的形成过程中的平坦化工艺后，形成测量覆盖精度所必需的阶梯，由此防止了覆盖精度测量误差，其中覆盖精度测量游标形成在所述区域中。
背景技术：
一般而言，半导体器件包括用于存储数据的单元形成在其中的单元区域和用于驱动所述单元的电路元件形成在其中的周边区域。在半导体器件的制造工艺中，游标用于测量第一层的蚀刻工艺和第二层的蚀刻工艺之间的覆盖精度。覆盖精度测量游标可形成在划线(scribe line)或周边区域的一部分中。此后，将独立于周边区域地来描述覆盖精度测量游标将在其中形成的区域。
同时，在通过隧穿(tunneling)来存储和擦除数据的闪存器件中，采用双沟槽结构，在其中用于形成隔离膜的沟槽在70nm或更小器件中的单元区域和周边区域中形成为具有不同的宽度和深度，以便确保高压区域和绝缘膜填隙工艺的击穿电压。
在上述采用双沟槽结构的闪存器件中，当沟槽形成在周边区域中时，双沟槽如此形成，使得沟槽也形成在覆盖精度测量游标待形成的区域中，且然后形成在单元区域中。形成绝缘膜来掩埋沟槽，且然后对绝缘膜进行抛光以在单元区域和周边区域中形成隔离膜。然后执行覆盖精度测量游标形成区域的楔打开(key open)工艺。
然而，由于游标区域的沟槽和周边区域的沟槽同时形成，在两个区域中的沟槽深度相同。因此，在对用于形成隔离膜的绝缘膜的抛光工艺后，在楔打开工艺中没有合适地形成游标。结果，当在如多晶硅膜或钨膜的不透明膜沉积后形成用于蚀刻工艺的掩模时，看不到覆盖精度测量游标。因此，因为引起了误差或测量本身对于覆盖精度测量是不可能的，所以出现了问题。
发明内容
在一个实施例中，本发明提供了一种覆盖精度测量游标及其形成方法，其中覆盖精度测量误差可通过形成一区域的沟槽来防止，在该区域中将形成Puddle型的覆盖精度测量游标。
在另一个实施例中，本发明提供了一种覆盖精度测量游标及其形成方法，其中不需要执行楔打开工艺，由此简化了工艺。
根据一个方面，本发明提供了一种覆盖精度测量游标，包括两个或更多的第一游标，形成在半导体衬底的预定区域中，它们彼此隔开；以及第二游标，形成在第一游标上，所述第二游标具有比第一游标的宽度窄的宽度。
第二游标可优选地具有0.7nm至2.0nm的宽度，且第一游标可具有比第二游标的宽度宽0.2nm至0.4nm的宽度。
根据另一个方面，本发明提供了一种形成覆盖精度测量游标的方法，包括以下步骤在半导体衬底上的预定区域中形成第一游标图案；使用第一游标图案作为掩模来蚀刻半导体衬底，形成第一深度的沟槽；形成第二游标图案，其具有比第一游标图案的宽度更宽的宽度，所述第二游标图案包括第一游标图案；使用第二游标图案作为掩模来执行蚀刻工艺，由此形成第二深度的沟槽，其具有预定宽度的阶梯，剥离第一和第二游标图案，然后形成绝缘膜来掩埋沟槽；以及，蚀刻绝缘膜使得游标区域的半导体衬底暴露。
根据又一方面，本发明提供了一种形成覆盖精度测量游标的方法，包括以下步骤提供半导体衬底，在其中限定了单元区域和游标区域；在单元区域的半导体衬底上形成多个隔离图案，并在游标区域的半导体衬底上形成第一游标图案；使用第一游标图案作为掩模来蚀刻游标区域的半导体衬底，其中单元区域被遮蔽，由此形成第一深度的沟槽；形成第二游标图案，其具有比第一游标图案的宽度更宽的宽度，所述第二游标图案包括第一游标图案；使用单元图案和第二游标图案作为掩模来执行蚀刻工艺，由此在单元区域的半导体衬底中形成隔离沟槽并在游标区域中形成具有预定宽度的阶梯的第二深度的沟槽；剥离隔离图案和第一与第二游标图案，然后形成绝缘膜来掩埋沟槽；以及，蚀刻绝缘膜来暴露游标区域的半导体衬底，然后对绝缘膜进行抛光来暴露单元区域的半导体衬底。
第一游标图案可优选地具有0.7nm至2nm的宽度，且第二游标图案可优选地具有一宽度，该宽度比第一游标图案的宽度各向同性地宽0.2nm至0.4nm。
可优选地执行对游标区域的绝缘膜的蚀刻工艺，使得半导体衬底暴露成比绝缘膜的表面高200至400。
通过参考结合附图考虑的以下详细描述，对本发明更为彻底的理解和本发明的许多附加优点将更加显而易见并变得更好理解，在附图中相似的参考符号表示相同或类似的元件，其中图1是为了形成根据本发明实施例的覆盖精度测量游标而在周边区域中所使用的覆盖精度测量参考游标掩模的布局图；图2A至2G是根据本发明实施例从图1的线A-A所切得的横截面视图，图示了形成覆盖精度测量游标的方法；以及图3是一半导体器件的横截面视图，在其中Puddle型阶梯实际上形成在根据本发明实施例的覆盖精度测量游标的预定区域中。
具体实施例方式
以下参考附图结合某些示范性实施例，详细描述了本发明。
图1是为了形成根据本发明实施例的覆盖精度测量游标而在周边区域中所使用的覆盖精度测量参考游标掩模的布局图。图2A至2G是根据本发明实施例从图1的线A-A所切得的横截面视图，图示了形成覆盖精度测量游标的方法。
同时，图2A至2G中所示的单元区域不是通过图1中所述掩模来形成的，而是被示出用于参考，以便和单元区域的形成工艺一起描述游标的形成工艺。
参考图1，用于形成覆盖精度测量游标的掩模可具有多种形状，如盒形和条形。在本实施例中，掩模包括起抛光工艺的导向线作用的区域(未示出)和四个条。参考数字10表示用于形成覆盖精度测量游标的第一掩模，参考数字20表示相对于水平和竖直周边单元的覆盖精度测量游标和由0.1nm至0.2nm的铬(Cr)所组成的第二掩模。在图1中没有示出游标。如果待测部分位于四个条形区域的中心，则使用覆盖精度测量游标来测量是可能的。
参考图1和2A，缓冲氧化物膜102、氮化物膜104和硬掩模膜106形成在半导体衬底100上，在半导体衬底100中限定了单元区域和游标区域，在游标区域中形成了覆盖精度测量游标。硬掩模106、氮化物膜104和缓冲氧化物膜102的一部分被蚀刻，以形成隔离图案。使用具有宽度“a”的第一掩模10、通过光刻和蚀刻工艺将游标图案形成在游标区域中。具有预定宽度的隔离图案也形成在周边区域中。
参考图1和2B，第一光致抗蚀剂膜108形成在整个结构上。第一光致抗蚀剂膜108经曝光和显影，使得单元区域被遮蔽。在第一光致抗蚀剂膜108形成在单元区域中的状态下，使用游标图案作为掩模将半导体衬底100蚀刻到预定深度，由此在游标区域中形成沟槽。还在周边区域中形成沟槽。
参考图1和2C，在单元区域中所形成的第一光致抗蚀剂膜108被剥离。在第二光致抗蚀剂膜110形成在整个结构上后，执行使用第二掩模20的曝光和显影工艺，该第二掩模20具有图1中的宽度“b”。从而，第二光致抗蚀剂膜110被图案化，使得单元区域暴露且游标区域的一部分被遮蔽。
这时，周边区域通过第二光致抗蚀剂膜110来遮蔽。在相对于水平和竖直周边单元的覆盖精度测量游标中，图案化的第二抗蚀剂膜110可具有约0.15μm的宽度。宽度“a”可在0.7nm至2nm的范围中，而宽度“b”可在0.9nm至2.4nm的范围中。
使用图案化的第二光致抗蚀剂膜110和单元区域的隔离图案作为掩模，将游标区域的半导体衬底100进一步蚀刻，形成双深沟槽。结果，在覆盖精度测量游标中形成具有宽度“b”的Puddle型阶梯的同时，预定深度的沟槽形成在单元区域中。
参考图2D，第二光致抗蚀剂图案110和硬掩模膜106被剥离。
参考图2E，绝缘膜112形成在整个结构上，使得沟槽被掩埋。
参考图2F，游标区域的绝缘膜112被蚀刻到预定厚度，以便减少化学机械抛光(CMP)的不规则和/或凹陷，这些可由于单元区域和周边区域之间的高阶梯而发生。
优选地蚀刻游标区域的绝缘膜112，使得覆盖精度测量游标的顶表面突起成高于绝缘膜的表面200至600。
参考图2G，在CMP工艺执行后，氮化物膜104被剥离。如果这样，具有预定宽度的第一游标具有一覆盖精度测量游标，在其中宽度比第一游标宽度窄的第二游标形成在第一游标上。
在以上实施例中，描述了一实例，在其中单元区域的沟槽和覆盖精度测量游标形成区域的阶梯同时形成。然而，阶梯可在单元区域中形成沟槽后，形成在覆盖精度测量游标的形成区域中，或者沟槽可在覆盖精度测量游标的形成区域中形成阶梯后，形成在周边区域被封闭(shut)的单元区域中。
图3是一半导体器件的横截面视图，在其中Puddle型阶梯实际上形成在根据本发明实施例的覆盖精度测量游标的预定区域中。
如图3中所示，如果执行图2A至2G的工艺，在周边区域中的覆盖精度测量游标中形成Puddle型阶梯。
以下将描述测量方法。如果测量设备将从覆盖精度测量游标的Puddle型阶梯部所产生的信号识别为峰值信号并计算峰值信号的平均，则可设置覆盖精度测量游标的精确基准值。
因而，由于可如上所述地设置每个覆盖精度测量游标的精确基准值，无误差的更精确测量是可能的。
根据本发明，在形成覆盖精度测量游标形成在其中的周边区域的沟槽的工艺中，在平坦化工艺后形成了覆盖精度测量所需的阶梯。因此，有可能防止覆盖精度测量误差。
此外，根据本发明，由于不需要执行楔打开工艺，可简化工艺。
尽管已结合实际的示范性实施例描述了本发明，但本发明不限于所公开的实施例，而相反，旨在覆盖在所附权利要求的精神和范围内所包括的各种修改和等同设置。
权利要求
1.一种覆盖精度测量游标，包括两个或更多的第一游标，形成在半导体衬底的预定区域中且它们彼此隔开，所述第一游标具有一宽度；以及在所述第一游标上形成的第二游标，所述第二游标具有比第一游标的宽度窄的宽度。
2.权利要求1的覆盖精度测量游标，其中所述第二游标具有0.7nm至2.0nm的宽度，且所述第一游标的宽度比所述第二游标的宽度宽0.2nm至0.4nm。
3.一种形成覆盖精度测量游标的方法，所述方法包括以下步骤在半导体衬底上的预定区域中形成第一游标图案，所述第一游标图案具有一宽度；使用所述第一游标图案作为掩模来蚀刻所述半导体衬底，形成第一深度的沟槽；形成第二游标图案，其具有比所述第一游标图案的宽度更宽的宽度，所述第二游标图案包括所述第一游标图案；使用所述第二游标图案作为掩模来执行蚀刻工艺，由此形成第二深度的沟槽，其具有预定宽度的阶梯；剥离所述第一和第二游标图案，然后形成绝缘膜来掩埋所述沟槽；以及，蚀刻所述绝缘膜使得所述游标区域的半导体衬底暴露。
4.权利要求3的方法，其中所述第一游标图案具有0.7nm至2nm的宽度，且所述第二游标图案具有一宽度，所述宽度比所述第一游标图案的宽度各向同性地宽0.2nm至0.4nm。
5.一种形成覆盖精度测量游标的方法，所述方法包括以下步骤提供半导体衬底，在其中限定了单元区域和游标区域；在所述单元区域的半导体衬底上形成多个隔离图案，并在所述游标区域的半导体衬底上形成第一游标图案，所述第一游标图案具有一宽度；使用所述第一游标图案作为掩模来蚀刻所述游标区域的半导体衬底，其中所述单元区域被遮蔽，由此形成第一深度的沟槽；形成第二游标图案，其具有比所述第一游标图案的宽度更宽的宽度，所述第二游标图案包括所述第一游标图案；使用所述单元图案和所述第二游标图案作为掩模来执行蚀刻工艺，由此在所述单元区域的半导体衬底中形成隔离沟槽并在所述游标区域中形成具有预定宽度的阶梯的第二深度的沟槽；剥离所述隔离图案以及所述第一和第二游标图案，然后形成绝缘膜来掩埋所述沟槽；以及蚀刻所述绝缘膜来暴露所述游标区域的半导体衬底，然后对所述绝缘膜进行抛光来暴露所述单元区域的半导体衬底。
6.权利要求5的方法，其中所述第一游标图案具有0.7nm至2nm的宽度，且所述第二游标图案具有一宽度，所述宽度比所述第一游标图案的宽度各向同性地宽0.2nm至0.4nm。
7.权利要求5的方法，包括执行所述游标区域的绝缘膜的蚀刻工艺，使得所述半导体衬底暴露成比所述绝缘膜的表面高200至400。
全文摘要
一种覆盖精度测量游标及其形成方法。根据一个实施例，形成覆盖精度测量游标的方法包括以下步骤在半导体衬底上的预定区域中形成第一游标图案；使用第一游标图案作为掩模来蚀刻半导体衬底，形成第一深度的沟槽；形成第二游标图案，其具有比第一游标图案的宽度更宽的宽度，所述第二游标图案包括第一游标图案；使用第二游标图案作为掩模来执行蚀刻工艺，由此形成第二深度的沟槽，其具有预定宽度的阶梯；剥离第一和第二游标图案，且然后形成绝缘膜来掩埋沟槽；以及，蚀刻绝缘膜使得游标区域的半导体衬底暴露。
文档编号H01L21/00GK101034698SQ200610098828
公开日2007年9月12日 申请日期2006年7月13日 优先权日2006年3月8日
发明者沈贵潢 申请人:海力士半导体有限公司