具有氮化层和氧化层的半导体器件的制造方法

专利名称：具有氮化层和氧化层的半导体器件的制造方法
技术领域：
本发明涉及半导体器件的制造方法。
技术背景通过晶体管的微小化而实现了 LSI的高性能化。对于现在正在 开发的LSI,栅极氧化膜的厚度达到大致1.5nm。如果基于ITRS (International Technology Roadmap for Semiconductor)， 为了更 高性能化而继续进行微小化，则预想在2010年左右需要使栅极氣化 膜的厚度成为0.7nm左右。以前使用的硅氧化膜在这样的厚度下，不 依存于电压的直接沟道电流成为支配性的，因此非常难以控制因电压 产生的栅极氧化膜的漏电流，无法产生作为绝缘体的性能。因此，将介电常数比硅氧化膜高的材料(高介电常数(high-k) 材料)作为用作栅极绝缘膜，加大物理的膜厚度成为不可欠缺的。以前使用了代替硅氧化膜的材料，但只是向硅氧化膜添加氮而提 高了比介电常数的SiON膜。已知通过使硅氧化膜的表面附近氮化， 而使得表面侧为SiON膜，在该SiON膜和衬底之间为硅氣化膜的半 导体器件(例如参考日本特开2003-264190号公报)。在该半导体 器件中，在维持硅氧化膜的界面特性的同时，由于添加氮而提高了比 介电常数，所以能够使物理膜厚度加厚，能够谋求降低漏电流。因此， 如果在维持界面处的硅氣化膜的构造的同时，能够进一步提高SiON 膜中的氮浓度，则能够在维持界面特性的同时，实现漏电流更少的 SiON膜。但是，有因氮的高浓度化而引起的问题。这就是平带(flat band) 电压的异常偏移.由于伴随着氮浓度的提高而平带电压产生偏移，所 以从设计要求方面难以提高氮的浓度的问题变得显著。
这样，为了谋求SiON膜的高介电常数化、薄膜化，需要开发一 种提高氮浓度的处理，但如果作为SiON膜的特征而提高氮的浓度， 则会产生平带电压的偏移增大的现象。对于该现象，我们发现了 2个因素。 一个因素是由于导入氮而产 生了间隙硅(interstitial silicon)、悬挂键合等的缺陷。它们随着氮 数量的增加而作为固定电荷残存于膜中，因此随着氮浓度的提高，使 平带电压的偏移增大。另一个因素是从栅电极扩散的硼与氮结合，而 产生硅的悬挂键合。由于这些先天和后天的因素，SiON膜的平带电 压因氮浓度的提高而偏移。因此，为了进一步提高SiON膜的氮浓度，必须抑制因导入氮而 产生缺陷、以及硼侵入SiON膜中与氮结合的情况。对于抑制后者的 方法，本发明者已经提出了日本专利申请(日本专利申请2005-30586 号)，但对于抑制前者的方法，到现在还未知。发明内容本发明就是鉴于以上情况而提出的，其目的在于提供一种能够 抑制形成绝缘膜时缺陷的产生的半导体器件的制造方法。本发明的第一形式的半导体器件的制造方法的特征在于包括将 半导体衬底放置在气氛中而在上述半导体衬底的表面形成氮化膜的 工序，其中该气氛包含使上述半导体衬底的表面氮化的第一氮化气 体、在制造中实质上不与上述半导体衬底反应的第一稀释气体，另外 上述第一稀释气体的分压力和上述第一氮化气体的分压力的和与上 述笫一氮化气体的分压力的比大于等于5,并且总压力小于等于 40Toit。另外，本发明的第二形式的半导体器件的制造方法的特征在于包 括将半导体衬底放置在气氛中而在上述半导体村底的表面形成氮化 膜的工序，其中该气氛包含使上述半导体衬底的表面氮化的第一氮化 气体、在制造中实质上不与上述半导体衬底反应的第一稀释气体，另 外上述第一稀释气体的分压力和上述第一氮化气体的分压力的和与 上述第一氮化气体的分压力的比大于等于5，并且总压力小于等于 40Torr;将在表面形成了上述氮化膜的上述半导体衬底放置在原子团 化的第二氮化气体的气氛中，在上述半导体衬底与上述氮化膜之间形 成第一氮化层，同时在上述氦化膜上形成第二氮化层的工序。另外，本发明的第三形式的半导体器件的制造方法的特征在于包 括将半导体衬底放置在气氛中而在上述半导体衬底的表面形成氮化 膜的工序，其中该气氛包含使上述半导体衬底的表面氮化的第 一氮化 气体、在制造中实质上不与上述半导体衬底反应的第一稀释气体，另 外上述第一稀释气体的分压力和上述第一氮化气体的分压力的和与 上述第一氮化气体的分压力的比大于等于5，并且总压力小于等于 40Torr;将表面形成了上述氮化膜的上述半导体衬底放置在包含氧化 气体、在制造中实质上不与上述半导体衬底反应的第二稀释气体的气 氛中，在上述半导体衬底与上述氮化膜之间形成第一氮氧化层的同 时，在上述氮化膜的表面上形成第二氮氧化层的工序。


图l是表示本发明的实施例1的半导体器件的制造方法的制造工 序的流程图。图2是通过实施例1的制造方法制造的半导体器件的截面图。 图3是表示通过用N2气体稀释氮化气体而作成的硅氮化膜相对于N2气体稀释比例的表面粗糙度的变化的图。图4是表示通过用N2稀释氮化气体作成的硅氮化膜的结合状态的特性图。图5是表示通过用N2气体稀释氮化气体而作成的硅氮化膜相对于N2稀释比例的氧化前和氧化后的表面粗糙度的变化的图。图6是表示将通过用N2气体稀释氮化气体作成的硅氮化膜作为 栅极绝缘膜的p沟道MOS晶体管相对于N2稀释比例的平带电压的偏 移量AVfb的变化的特性图。图7是表示通过用N2气体稀释氮化气体作成的硅氮化膜相对于 N2稀释比例的漏电流的降低特性的图。图8是表示通过用N2气体稀释氮化气体作成的膜厚0.9nm的硅氮化膜相对于N2稀释比例的氮化气体的露出量的变化的图。图9是表示通过用N2气体稀释氮化气体作成的硅氮化膜相对于 N2稀释比例的折射率的变化的图。图IO是表示本发明的实施例2的半导体器件的制造方法的制造 工序的流程图。图11是表示作为稀释氮化气体的稀释气体而在N2中混入了 He 的情况和没有混入的情况下的相对于N2稀释比例的平带电压的偏移 量AVfb的变化的特性图。图12是表示作为稀释氮化气体的稀释气体而在N2中混入了 He 的情况和没有混入的情况下的相对于N2稀释比例的界面基准密度的 变化的特性图。图13是表示作为稀释氮化气体的稀释气体而在N2中混入了 He 的情况和没有混入的情况下的相对于N2稀释比例的漏电流的降低特 性的图。图14是表示作为稀释氮化气体的稀释气体而在N2中混入了 He 的情况和没有混入的情况下的相对于N2稀释比例的氮化膜厚度的增 加比例的图。图15是表示本发明的实施例3的半导体器件的制造方法的制造 工序的流程图。图16A ~ 16C是通过实施例3的制造方法制造的半导体器件的截面图。图17是表示用N2气体稀释了氧化气体的情况和不进行稀释的情 况下作成的硅氮氧化膜各自的膜中的氧分布的图。图18是表示将用N2气体稀释了氧化气体的情况和不进行稀释的 情况下作成的硅氮氧化膜作为栅极绝缘膜的p沟道MOS晶体管的偏 移带电压的偏移量AVfb的图。图19是表示本发明的各实施例的制造方法中使用的成膜装置的 一个例子的图。图20是表示改变稀释比例和总压力的情况下的氮化硅膜的折射 率的图。图21 (a)、图21 (b)是说明在硅氮化膜的耐氧化性高的情况 下折射率高的图。图22是用等高线表示改变反应室内的总压力和稀释比例的情况 下的硅氮化膜的折射率的变化的图。图23是说明如果形成界面氧化层则界面特性变好的情况的图。图24是表示本发明的实施例4的半导体器件的制造方法的制造 工序的流程图。图25A ~ 25C是表示实施例4的半导体器件的制造方法的制造工 序的截面图。图26是说明实施例4的效果的图。 图27是说明实施例4的效果的图。图28 (al) -28 (c2)是表示实施例4的制造方法的硅氮化膜 的形成机制的图。图29是说明实施例4的效果的图。图30是表示本发明的实施例5的半导体器件的制造方法的制造 工序的流程图。图31A 31D是表示实施例5的半导体器件的制造方法的制造工序的截面图。图32是说明实施例5的效果的图。图33(a) ~33 (d)是说明实施例5的效果的图。图34 (a) 、 34 (b)是表示本发明的实施例6的FG型非易失性存储器的制造工序的截面图。图35 (a) 、 35 (b)是表示实施例6的FG型非易失性存储器的制造工序的截面图。图36 (a) 、 36 (b)是表示实施例6的FG型非易失性存储器的制造工序的截面图。
图37 (a) 、 37 (b)是表示实施例6的FG型非易失性存储器 的制造工序的截面图。图38 (a) 、 38 (b)是表示实施例6的FG型非易失性存储器 的制造工序的截面图。图39 (a) 、 39 (b)是表示实施例6的FG型非易失性存储器 的制造工序的截面图。图40 (a) 、 40 (b)是表示实施例6的FG型非易失性存储器 的制造工序的截面图。图41 (a) 、 41 (b)是表示实施例6的FG型非易失性存储器 的制造工序的截面图。图42是说明实施例6的FG型非易失性存储器的效果的图。图43是说明实施例6的FG型非易失性存储器的效果的图。图44 (a) 、 44 (b)是表示本发明的实施例7的MONOS型非 易失性存储器的制造工序的截面图。图45 (a) 、 45 (b)是表示实施例7的MONOS型非易失性存 储器的制造工序的截面图。图46 (a) 、 46 (b)是表示实施例7的MONOS型非易失性存 储器的制造工序的截面图。图47 (a) 、 47 (b)是表示实施例7的MONOS型非易失性存 储器的制造工序的截面图。图48 U) 、 48 (b)是表示实施例7的MONOS型非易失性存 储器的制造工序的截面图。图49是说明实施例7的MONOS型非易失性存储器的效果的图。图50A 50E是表示本发明的实施例8的MISFET的制造工序 的截面图。图51A 51C是表示实施例8的MISFET的制造工序的截面图。 图52A~52B是表示实施例8的MISFET的制造工序的截面图。 图53是说明实施例8的MISFET的效果的图。 图54是表示本发明的实施例9的半导体器件的制造方法的制造
工序的流程图。图55A~55B是表示实施例9的半导体器件的制造工序的截面图。图56是说明实施例9的效果的图。 图57是说明实施例9的效果的图。图58是表示本发明的实施例10的半导体器件的制造方法的制造 工序的一部分的图。图59是"^兌明实施例10的效果的图。图60是表示本发明的实施例11的半导体器件的制造方法的制造 工序的一部分的图。图61是"i兌明实施例11的效果的图。 图62是"i兌明实施例11的效果的图。图63是表示本发明的实施例12的半导体器件的制造方法的制造 工序的流程图。图64A~64C是表示实施例12的半导体器件的制造工序的截面图。图65是说明实施例12的效果的图。
具体实施方式
以下，参考附图，具体说明本发明的实施例。 本发明的各实施例的半导体器件的制造方法对因导入氮而产生 缺陷的情况进行抑制。本发明者们发现为了极力抑制产生SiON膜中的间隙硅和悬挂 键合等的缺陷，可以在形成SiON膜时，先制作形成有硅(Si)与氮 (N)的结合状态稳定的三配位结合的硅氮化膜。因此，作为实施例l,说明对形成了硅和氮的结合状态稳定的三 配位结合的硅氮化膜进行形成的方法。 (实施例1)参考图l和图2，说明本发明的实施例1的半导体器件的制造方法。图l是表示本实施例的半导体器件的制造方法的制造工序的流程图，图2是通过本实施例的制造方法制造的半导体器件的截面图。本实施例的半导体器件的制造方法是在硅衬底2上形成硅氮化 膜时，通过作为稀释气体向氮化气体NH3混入N2气体，来形成膜中 的固定电荷比现有技术少的硅氮化膜4。使用图19所示的成膜装置进 行本发明的各实施例的半导体器件的制造。该成膜装置如图19所示那样，具备容纳用于支持多个半导体衬 底2的能够移动的支持器22的具有加热炉23的反应室24。在该反应 室24中，作为气氛气体源，连接有NH3气体源25、氮气(N2)源26、 氦气(He)源27、氧气(02)源28，还设置有用于导入来自这些气 体源的NH3气体、氮气、氦气、氧气的气体导入口 29、排出气体的 气体排出口 30。在NH3气体源25、氮气源26、氦气源27、氧气源 28上分别安装有球管31、 32、 33、 34，其构成为能够控制气体分压 力。在反应室24的周围，设置有加热器35，构成为能够由未图示的 温度控制装置进行控制。本实施例的制造方法首先通过对硅衬底2进行稀HF处理，来用 氢使硅村底的表面终止(terminated)(图1，步骤Sl)。然后，将 该硅衬底2放置到图19所示的成膜装置的反应室24中(图1，步骤 S2)。接着，在使反应室内的气氛只成为在制造工序中不与硅反应或不 对硅产生腐蚀的气体(例如氮气)后，将硅村底2的温度提高到750°C， 并使氢完全从硅衬底2脱离(图1,步骤S3)。接着，使反应室内的气氛成为例如分压力270Torr的N2气体、 分压力30Torr的NHs气体，将硅衬底2的表面设置为750。C并维持 200秒，由此在硅衬底2上形成硅氮化膜4 (图1的步骤S4和图2 )。接着，说明在氮化气体(NH3)中混入氮气(N2),即用1\2气 体稀释NH3气体的效果。在图3中，表示由于用N2气体进行稀释而造成的硅氮化膜的表 面粗糙度的变化。图3的横轴表示N2气体的稀释比例(=[N2 +NH3/NH3),即N2气体的分压力和NHs气体的分压力的和与NHs气 体的分压力的比(N2分子的数目和NH3分子的数目的和与NH3分子 的数目的比)，纵轴表示形成在硅衬底2上的硅氮化膜4的表面的二 乘平均平方根粗糙度(RMS)。如根据图3所知的那样，通过增多 N2稀释比例(使比(-N2 + NH3I/NH3)增大)，来减小表面粗糙度， 形成平滑的表面。另夕卜，在图4中，表示用光电子分光法(XPS(X-ray Photoeletron Spectroscopy))测量由于用N2气体进行稀释造成的硅氮化膜4中的 氮(N)的结合状态的变化的结果。图4的横轴表示硅氮化膜4中的 氮(N)为ls状态的情况下的结合能量，纵轴表示具有该结合能量的 氮的每单位体积的个数。另外，在图4中，进行标准化使得在氮原子 个数为最大的结合能量397.75eV下的氮原子的个数与&稀释比例无 关地为同一值。即使使N2稀释比例变化为1、 5、 10,具有比氮原子个数为最大 的结合能量397.75eV低的结合能量的氮个数也几乎不变化。但是， 可知随着N2稀释比例增大到1、 5、 10,具有398eV到399eV范围的 结合能量的氮的个数变少。即，随着N2稀释比例增大到1、 5、 10， 氮化硅膜中的氮的Is状态的能量收敛为397.75eV。具有398eV到 399eV的范围的结合能量的氮的结合处于二配位结合状态或准稳定的 伪三配位状态，具有397.75eV的结合能量的氮的结合处于更稳定的 三配位结合状态。因此，根据图4所示的试验结杲，可知随着N2稀释比例的增大， 结合成为更稳定的三配位结合状态的氮变多，形成结合状态更稳定的 硅氮化膜。在因氧化造成的表面粗糙度的变化中，也出现结合状态变得更稳 定的情况。在图5中，表示改变N2稀释比例而形成的硅氮化膜氧化了的情 况下的表面粗糙度的变化。用稀释气体(N2)进行稀释而形成的硅氮 化膜随着N2稀释比例的增大，氧化前和氧化后的表面粗糙度的差缩小，即使在氧化后，也具有与氧化前大致一样程度的粗糙度。即，通过用稀释气体(N2)进行稀释而形成硅氮化膜，能够抑制因氧化造成 的表面粗糙度的恶化。即，其结果表明对于氧化，并不是在硅氮化 膜的表面，而是在硅衬底和硅氮化膜的界面处的反应是支配性的。在 硅氮化膜的表面难以产生氧化意味着到达硅氮化膜的氧难以解离， 即在硅氮化膜中和表面上，作为氧解离的原因的不稳定的间隙硅(Si) 和悬挂键合很少，另外形成了具有与Si-O结合大致同等强度的硅氮 化膜。验证的结果，本发明者们发现了将包含N2气体的稀释气体混入氮化气体中形成硅氮化膜的机制如下(1 )到达硅衬底表面的稀释气体与在硅表面游动的硅原子冲撞， 夺走硅原子的运动能量。(2) 由此，硅村底表面的原子的运动是准静态的。(3) 由于衬底表面的硅的第二原子层是最稳定的吸附位置(例 如参考k. Kato， Y. Nakasaki， D. Matsushita, and K. Muraoka， Proc. 27th ICPS, 2004 )，所以氮原子集中吸附在第二原子层上，同时因压 力而吐出硅原子。吐出的硅原子在表面游动，但由于N2而被夺走运 动，因此很少扩散到硅村底表面和硅衬底中，与降落下来的氮化NH3 反应，能够抑制间隙硅的产生。另一方面，在表面硅的运动剧烈的情况下，第二原子层的深度根 据位置而变得离散。氮具有如果凝聚则形成稳定的结合的性质，因此 第二原子层的深度的离散使得产生3维的孤立生长。通过这些孤立点 之间的融合，形成连续膜，因此在孤立点的边界形成硅过多的区域。 进而，由于吐出硅，扩散也变得剧烈，因此在硅氮化膜中和孤立点的 边界形成许多间隙硅。它们造成硅氮化膜的形状的恶化、伴随着间隙 硅的增加而平带电压偏移、电气特性的恶化。接着，作成将通过用N2气体稀释氮化气体而形成的硅氮化膜作为栅极绝缘膜的p沟道MOS晶体管，测量改变了 ]\2稀释比例时的p 沟道MOS晶体管的平带电压的偏移量AVft的变化，图6表示其结果。可知通过进行N2稀释，平带电压的偏移量AVfb的绝对值减小，改善 了平带电压的偏移。这是因为通过进行N2稀释能够抑制间隙硅的 产生，硅氮化膜中的固定电荷数减少。接着，参考图7,说明通过进行N2稀释而形成的物理膜厚为2nm 的硅氮化膜的绝缘性的变化。在图7中，横轴表示N2稀释比例，纵 轴表示相对于相同的Si02换算膜厚(以下称为EOT( Equivalent Oxide Thickness))的硅氧化膜，漏电流Jg降低的位数，图7是表示相对 于相同的EOT的硅氧化膜，降低了多少漏电流Jg的图。可知不用稀释气体N2进行稀释而只用氮化气体NH3形成的物理 膜厚为2nm的硅氮化膜的漏电流与相同的EOT的硅氧化膜的漏电流 相比降低约2位数，但随着N2稀释比例的增大，漏电流的降低位数 进一步增加，绝缘性进一步提高。这是因为通过进行N2稀释，能 够抑制间隙硅的产生，减少了硅氮化膜中的固定电荷数，因此降低了 因缺陷产生的漏电流，进而提高了硅氮化膜的介电常数。接着，图8表示在改变了 N2稀释比例时的形成物理膜厚为0.9nm 的硅氮化膜所需要的NH3露出量的变化特性。图8分别针对反应室内 的总压力为30Torr、 100Torr、 300Torr的情况，表示了NH3露出量 的变化特性。在此，NH3露出量是指NH3气体的分压力与露出NH3 气体的时间的积，反映了形成物理膜厚为0.9nm的硅氮化膜所需要的 NH3分子的个数。根据图8可知，如果降低反应室内的总压力，则形 成硅氮化膜所需要的NH3的量减少，通过提高N2稀释比例，所需要 的NH3的量进一步减少。这表示越是降低总压力并增大稀释比例，越 是能够有效地进行氮化。接着，图20表示将N2气体的稀释比例改变为1、 2、 5、 10、 100、 1000、 10000,并且将总压力改变为3Torr、 10Torr、 30Torr、 60Torr、 100Torr、 300Torr、 740Torr而成膜时的物理膜厚为0.9nm的硅氮化 膜的折射率。图9用图表示从图20所示的数据中抽出的总压力为 30Torr、 100Torr、 300Torr的情况下的硅氮化膜的折射率相对于N2 气体的稀释比例的变化。折射率是在大气中测量的，因此意味着硅氮
化膜的折射率越高，则硅氮化膜在大气中越难以氧化的性质，即氧化耐性高。这是因为如图21 (a) 、 21 (b)所示那样，缺陷少的氮化 膜与缺陷多的氮化膜相比，为了测量折射率而暴露在大气中时的表面 氧化量少，因此因由折射率为1.4的SK)2构成的氧化膜造成的折射率 的降低少。可知利用该特性，如图9所示那样，通过降低反应室内的 总压力，增大N2气体的稀释比例，而提高了氧化耐性。特别地，如 果将反应室内的总压力设置为30Torr以下，将N2气体的稀释比例(= [N2 + NH3/NH3)设置为5以上，则氧化耐性的提高变得显著。接着，说明反应室内的总压力与N2气体的稀释比例的关系。在 图21中，表示测量改变反应室内的总压力与N2稀释比例(-N2 + NH3/NH3)而形成的氮化膜的折射率的结果。可知在稀释比为5以上， 并且总压力为40Torr以下的区域(在图22中用虛线围住的区域)中， 折射率急剧上升。其结果是稀释比例越高、总压力越低，则氮化膜越 是难以氧化，即表示了形成了三配位密度高、氧化耐性高的高质量的 氮化膜。因此，通过在稀释比例为5以上、并且总压力为40Torr以 下的区域中进行氮化，能够形成高质量的氮化膜。特别地，通过将总 压力设置为30Torr以下，将稀释比例设置为5以上，能够形成更高 质量的氮化膜。另外，在氮化气体使用NH3等的热氮化的情况下，理想的是总 压力的下限为3Torr以上，更理想的是为5Torr以上。总压力的下限 是在本实施例中使用的热工序的气氛温度下的装置的压力限界。在氮 化气体使用N*、 N^等的等离子体氮化的情况下，理想的是总压力的 下限为20mTorr以上，更理想的是90mTorr以上。提高将总压力的 下限设置为这些值，能够使氮化气体的原子团状态变得适当，能够形 成良好的氮化膜。稀释比例的上限是能够由现有技术的生产装置的批量控制器控 制的最大流量和最小流量的比的限界，即10000倍。从生产性的观点 看，理想的是理想的稀释比例的上限为100倍以下，更理想的是10 倍以下。
在稀释比例为5以上并且总压力为40Torr以下的区域中氮化膜 成为高质量的理由如下。如上所述，衬底表面的硅的第二原子层是最 稳定的吸附位置，氮原子集中吸附在第二原子层，同时由于压力而吐 出硅原子。吐出的硅原子在表面游动，但由于被N2夺走运动，所以 很少扩散到硅衬底表面和硅衬底中，与降落下来的氮化气体NH3反 应，应该能够抑制间隙硅的产生。但是，在总压力更低的情况下，到 达表面而与Si冲撞的原子、分子减少，因此吐出的硅原子被冲撞的机 会变少，进而难以扩散到衬底中。即，通过将稀释比设置为5以上， 吐出的Si被夺走了运动(成为间隙硅的可能性降低)的效果变得显著， 进而通过将总压力降低为40Torr以下，使沖撞吐出的Si的机会减少 (降低了成为间隙硅的可能性)的效果变得显著。因此，理想的是将 稀释比设置为5以上，进而通过将总压力设置为40Torr以下，能够 期望进一步的效果。即，为了减少Si的沖撞，压力是重要的，为了夺 走Si的运动，稀释比是重要的。根据以上所述，在本实施例中，不只是降低反应室内的总压力， 而通过增大N2稀释比例，也能够形成高质量的硅氮化膜，通过将反 应室内的总压力设置为40Torr以下，将N2稀释比例(=[N2 + NH3/NH3)设置为5以上，能够形成高质量的硅氮化膜。另夕卜，通过 将反应室内的总压力设置为30Torr以下，将N2稀释比例(=[N2 + NH3/NH3)设置为5以上，能够形成更高质量的硅氮化膜。另外，通过将反应室内的总压力设置为40Torr以下或30Torr 以下，将N2稀释比例(=[N2 + NH3/NH3)设置为5以上，也能够适 用于后述的其它实施例中，能够得到同样的效果。根据以上说明，根据本实施例，通过使氮气和稀释气体同时流过， 能够形成缺陷少的硅氮化膜。另外，根据本实施例，能够形成EOT 更少并且电气特性优越的硅氮化膜。另夕卜，在本实施例中，作为稀释气体的一个例子使用了 ]\2气体， 但也可以使用在制造工序中实质上不与硅反应或不对硅产生腐蚀的 气体，例如质量与硅接近并且稳定的气体，例如Ar。
另外，在本实施例中，作为氮化气体使用了 NH3,但也可以使用能够进行硅的氮化的气体，例如氮(n)的原子团r^、或n/。另外，在本实施例中，将氮化气体的分压力设置为30Torr，但 也可以设置为30Torr以外的压力，理想的是更低的压力。另外，将 稀释气体的分压力设置为270Torr，但理想的是稀释气体的分压力和 氮化气体的分压力的和与氮化气体的分压力的比为5以上。另外，在本实施例中，形成三配位结合状态的硅氮化膜时的气氛 的温度是750。C，但也可以是50(TC以上、85(TC以下。 (实施例2 )接着，参考图IO说明本发明的实施例2的半导体器件的制造方 法。图10是表示本实施例的制造方法的制造工序的流程图。本实施 例的半导体器件的制造方法是在实施例1的制造方法中，作为稀释气 体在使用N2气体以外还使用He气体的制造方法。首先，对硅衬底进行稀HF处理，用氢使硅衬底的表面终止(图 10，步骤Sll)。然后，将该硅衬底放置到图19所示的成膜装置的反 应室中(图10,步骤S12)。接着，在使反应室内的气氛只成为在制造工序中不与硅反应或不 对硅产生腐蚀的气体(例如氮气)后，将硅衬底的温度提高到750°C， 并使氢完全从硅衬底脱离(图10，步骤S13)。接着，使反应室内的气氛成为例如分压力130Torr的N2、分压 力130Torr的He、分压力30Torr的NH3，将硅衬底的表面设置为 750。C并维持200秒(图10,步骤S14)。由此，与实施例1的情况 一样，如图2所示那样，在硅衬底2上形成硅氮化膜4。接着，图11表示在对硅氮化膜进行成膜时，用N2气体和氦(He) 气对氮化气体NH3进行了稀释的情况下的平带电压的偏移量AVfb的 变化。另外，在图11中，横轴表示N2气体的稀释比例(=IN2 + NH3/NH3)，即N2气体的分压力和NH3气体的分压力的和与NH3气 体的分压力的比，纵轴表示平带电压的偏移量AVft，分别表示了将 He气体的分压力原样保持为130Torr、将NH3气体的分压力原样保 持为30Torr而改变N2气体的分压力的情况、不混入氦(He)气体而 改变N2气体的分压力的情况下的平带电压的偏移量AVfb的变化。根据图11可知，通过用N2气体和氦气进行稀释，与只用N2气体进行稀释的情况相比，进一步改善了平带电压的偏移量AVfb。这是因为通 过氦(He)的醉熄(quench)效果，而夺取了硅衬底与硅氮化膜的界 面的原子振动能量，因此能够防止因硅氮化膜与硅衬底的界面附近的 Si-N结合、Si-Si结合的热造成的切断，能够抑制悬桂键合的产生。接着，图12表示在对硅氮化膜进行成膜时，用N2气体和氦气对 氮化气体进行稀释的情况下的界面基准密度的变化。在该图12中， 横轴表示N2气体的稀释比例(-N2 + NH3/NH3)，即Nz气体的分 压力和NH3气体的分压力的和与NH3气体的分压力的比，纵轴表示 硅衬底与硅氮化膜的界面基准密度，表示了将He气体的分压力原样 保持为130Torr、将NH3气体的分压力原样保持为30Torr而改变N2 气体的分压力的情况、不混入氦(He)气体而改变N2气体的分压力 的情况下的界面基准密度的变化。根据图12可知，通过用Nz气体和 He气体进行稀释，与只用N2气体进行稀释的情况相比，降低了界面 基准密度。这是因为如上所述，通过由He夺走硅氮化膜与硅衬底 的界面附近的Si-N结合、Si-Si结合的热能量，而防止因热造成的 结合的切断，抑制悬桂结合的产生。接着》图13表示在对硅氮化膜进行成膜时，用N2气体和He气 体进行稀释的情况下的绝缘性的变化。在图13中，横轴表示N2气体 的稀释比例(=[N2 + NH3I/NH3)，即N2气体的分压力和NH3气体的 分压力的和与NH3气体的分压力的比，纵轴表示相对于相同的EOT 的硅氧化膜，漏电流降低的位数，表示在将He气体的分压力原样保 持为130Torr、将NH3气体的分压力原样保持为30Torr而改变]\2气 体的分压力的情况、不混入氦(He)气体而改变N2气体的分压力的 情况下，相对于相同的EOT的硅氧化膜，漏电流降低了多少。根据 图13可知，与只用N2气体进行稀释的物理膜厚为2nm的硅氮化膜相 比，通过用N2气体和氦气进行稀释，漏电流降低的位数增大，提高 了绝缘性。这是因为通过用N2气体和氦气进行稀释，能够抑制间 隙Si和界面的悬挂键合的产生，降低因缺陷产生的漏电流。接着，图14表示在对硅氮化膜进行成膜时，在用N2气体和氦气 进行稀释的情况下的氮化时间和氮化膜厚的关系。在图14中，橫轴 表示N2气体的稀释比例(=[N2 + NH3/NH3)，即N2气体的分压力 和NH3气体的分压力的和与NH3气体的分压力的比，纵轴表示氮化 膜厚的增加比例。根据图14可知，通过用N2气体和氦气进行稀释， 增加了单位时间的氮化量。这是因为作为稀释气体的N2和He对作 为氮化气体的NH3在氮化膜中的扩散有帮助。由此，能够谋求氮化时 间的缩短，因此能够同时实现硅氮化膜的高质量和生产性的提高。如上所述，根据本实施例，通过与氮化气体一起流过作为稀释气 体的N2气体和氦气，能够形成缺陷少的硅氮化膜。另外，根据本实 施例，能够形成EOT更小并且电气特性优越的硅氮化膜。另外，在本实施例中，作为稀释气体的一个例子使用了 N2气体 和氦气，但也可以使用氦气和质量与硅接近并且稳定的气体，例如氩 (Ar)气的混合气体。另外，作为稀释气体，可以使用在制造工序中 不与硅反应或不对硅产生腐蚀的气体。另外，如果使用具有与硅和硅 氮化膜的界面的原子振动能量接近的固有振动能量的气体，则能够夺 走硅和硅氮化膜的界面的原子振动能量，能够得到更高质量的硅氮化 膜。另外，该效果在氮化气体使用NH3等的热氮化的情况下特别显著。另外，在本实施例中，作为氮化气体使用了 NH3，但也可以使用 能够进行硅的氮化的气体，例如氮的原子团N、或N"另外，在本实施例中，将氮化气体的分压力设置为30Torr,但 也可以设置为30Torr以外的压力，理想的是更低的压力。另外，将 稀释气体的分压力设置为260Torr，但理想的是与实施例1 一样，稀 释气体的分压力和氮化气体的分压力的和与氮化气体的分压力的比 为5以上。另外，在本实施例中，形成三配位结合状态的硅氮化膜时的气氛
的温度是750'C，但也可以是500。C以上、850。C以下。 (实施例3 )接着，参考图15 ~图16C,说明本发明的实施例3的半导体器 件的制造方法。图15是表示本实施例的半导体器件的制造方法的制 造工序的流程图，图16A 图16C是表示本实施例的制造方法的制造 工序的截面图。本实施例的半导体器件的制造方法通过向氮化气体混 入稀释气体，在硅衬底上形成氮化膜后，进行氧化处理，而至少在硅 氮化膜与硅衬底的界面处形成包含氧的硅氮氧化层。首先，对硅衬底2进行稀HF处理，用氢使硅衬底2的表面终止 (图15，步骤S21)。然后，将该硅衬底2放置到图19所示的成膜 装置的反应室中(图15的步骤S22)。接着，在使反应室内的气氛只成为在制造工序中不与硅反应或不 对硅产生腐蚀的气体(例如氮气)后，将硅衬底的温度提高到700'C， 并使氢完全从硅村底脱离(图15的步骤S23，图16A)。接着，使反应室内的气氛成为例如分压力270Torr的N2、分压 力30Torr的NH3，将硅衬底的表面设置为70(TC并维持100秒(图 15的步骤S24)。由此，如图16B所示那样，在硅衬底2上形成硅氮 化膜4。接着，使硅衬底的温度上升到850'C并原样保持(图15的步骤 S25)。接着，使硅村底的温度原样保持为85(TC，使反应室内的气氛成 为例如分压力30Torr的N2、分压力3Torr的02，并维持300秒(图 15的步骤S26)。由此，如图16C所示那样，在硅衬底2和硅氮化膜 4之间形成包含氧的硅氮氧化层6，在硅氮化膜4的表面上形成包含 氧的硅氮氧化层8。接着，说明用N2稀释氮化气体的效果。图17表示用N2进行了 稀释的情况(分压力270Torr的N2、分压力30Torr的NH3的情况) 和不稀释的情况(总压力300Torr的NH3的情况)下的形成在硅衬底 2上的由硅氮氧化层6、硅氮化膜4、硅氮氧化层8构成的硅氮氧化膜 中的氧分布。图17的横轴表示从硅衬底2和硅氮氧化膜的界面到上 述硅氮氧化膜的表面的膜厚方向的高度，纵轴表示氧浓度。根据图17 所知的那样，通过进行N2稀释，在衬底界面侧，在氧分布的区域增 加的同时，氧浓度增加。另一方面，在硅氮氧化膜的表面侧，氧分布 的区域减少，氧浓度也减少。即，与不进行稀释的情况相比，硅氮氧面侧偏移。这是因为作为稀释气体的N2夺取硅氮化膜表面的原子 的热，因此在表面氧难以解离吸附。另一方面，由于在硅氮化膜中被 加热，所以氧解离并进行反应。由此，氧在界面侧分布，能够形成氮 分布在表面侧的具有理想的分布的硅氮氧化膜。通过利用ESR ( Electron Spin Resonance )法对测量的衬底界面 侧的缺陷进行评价，则一旦形成界面氧化层则界面特性就变好的理由 可以i人为如下。图23表示对氮化膜的界面进行了氧化的情况下的界面的PbO中 心(Si的只切断了一个结合的悬挂键合)的密度(相当于界面基准) 相对于界面的氧浓度的变化。使用ESR法测量界面的Pb0中心。如 根据图23可知的那样，随着界面氧化量的增加，作为Si的悬挂键合 的PbO中心密度减少。这表示通过对界面进行氧化，存在于氮化膜与 Si的界面处的缺陷被氧化而补偿。其理由是通过对氮化膜与Si的界 面进行氧化，提高了界面特性。在此所述的界面特性是指从源极向漏 极输送作为栽流子的电子或空穴的力，即驱动力。如果在界面处有缺 陷，则其自身具有电荷，通过电子或空穴而成为散乱源。由于它妨碍了有效的栽流子的输送，所以驱动力降低。即，为了提高驱动力，必 须提高界面特性。另外，理想的是氮化膜与Si之间的界面氧化层不包 含氮。接着，图18表示了作成分别将以下的硅氮氧化膜作为栅极绝缘 膜的p沟道MOS晶体管，并对这些p沟道MOS晶体管的平带电压 的偏移量AVfb进行比较的结果(1)不进行N2稀释，只用氧化气体 02形成的物理膜厚为2nm的硅氮氧化膜，(2 )如本实施例那样，用
稀释气体N2对氧化气体02进行稀释而形成的物理膜厚为2nm的硅氮 氧化膜。如果比较(1)和(2)的情况，则可知通过进行N2稀释， 平带电压的偏移量AVft的绝对值变小，改善了平带电压的偏移。这是 因为首先，通过在形成硅氮氧化膜之前，形成缺陷(间隙硅和悬挂 键合等)少的硅氮化膜，进而在(2)的情况下用稀释气体N2对氧化 气体02进行稀释，能够抑制表面的氧化，形成了氮靠近表面的，即 电荷分布靠近表面的理想的氮分布。如以上说明的那样，根据本实施例，通过使氧化气体02和稀释 气体N2同时流过，能够形成界面优先氧化了的硅氮氧化膜，能够形 成EOT更小并且电气特性优越的硅氮氧化膜。另外，在本实施例中，作为稀释气体的一个例子使用了 N2气体，气体，例如质量与硅接近并且稳定的气体，例如Ar。另夕卜，在本实施例中，作为氮化气体使用了 NH3，但也可以使用 能够进行硅的氮化的气体，例如氮(N)的原子团N、或N厶另外，在本实施例中，将氮化气体的分压力设置为30Torr，但 也可以设置为30Torr以外的压力，理想的是更低的压力。另外，将 稀释气体的分压力设置为270Torr，但理想的是与实施例1 一样，稀 释气体的分压力和氮化气体的分压力的和与氮化气体的分压力的比 为5以上。另外，在本实施例中，形成硅氮化膜时的气氛的温度是700'C， 但也可以是500'C以上、85(TC以下。另外，在本实施例中，作为氧化气体使用了 02，但也可以使用 其它能够进行Si的氧化的气体，例如NOx、 N20、或氧原子团0、另外，在本实施例中，氧化时的稀释气体是N2,但也可以使用在制造中实质上不与硅反应或不对硅产生腐蚀的气体。另外，稀释气 体的分压力为30Torr，但也可以是30Torr以外的压力。另外，在本实施例中，形成硅氮氧化膜时的气氛的温度是850°C， 但也可以是800。C以上、950。C以下。
根据以上详细说明的那样，根据本发明的各实施例，能够抑制形成绝缘膜时的缺陷的产生，能够得到EOT更小并且电气特性优越的 绝缘膜。另外，通过实施例1~实施例3的制造方法制造的绝缘膜由于氮 浓度高、介电常数高、EOT更小、并且平带电压AVfb的偏移小，所 以不只是作为高介电常数绝缘膜的緩冲膜，还可以作为栅极绝缘膜使 用。(实施例4)接着，参考图24~图25C说明本发明的实施例4的半导体器件 的制造方法。首先，对硅衬底12进行稀HF处理，用氢使硅衬底12的表面终 止(图24的步骤S31,图25A)。然后，将该硅衬底12导入到成膜 用反应室中(图24的步骤S32)。接着，使反应室内的气氛例如成为 分压力270Torr的1\2和分压力30Torr的NH3，将珪衬底12的表面 设置为750'C，并维持10秒(图24的步骤S33) 由此，在从硅衬 底12的表面开始作为Si层的笫二原子层，形成氮化层14a (图24的 步骤S34，图25B)。接着，用氮原子团充满反应室内的气氛(例如Ar/N2 (160sccm/40sccm)，压力为0.03Torr，能量为300w)，将硅衬底 12的表面设置为室温，并维持10秒。由此，在氮化层14a的上下形 成氮化层14b、 14c，在硅衬底12上形成由氮化层14a、 14b、 14c组 成的硅氮化膜14 (图24的步骤S35，图25C )。接着，说明形成氮化层14a的效果。在图26中，表示用XPS测 量在只用氮原子团进行10秒室温氮化而形成了硅氮化膜的情况(不 形成氮化层14a的情况)和在形成了氮化层14a后用氮原子团进行10 秒室温氮化而形成了硅氮化膜的情况下的、硅氮化膜中的氮的结合状 态的变化的结果。图26的横轴表示硅氮化膜中的氮为ls状态的情况 下的结合能量，纵轴表示具有该结合能量的氮的每单位体积的个数。 另外，形成了的硅氮化膜的膜厚都一样。根据图26可知，对于氮化
硅膜中的氮的Is状态的能量，形成了氮化层14a的情况与只用氮原子 团形成的情况相比，收敛为处于稳定的三配位结合状态的氮的结合能 量(397.75eV)，形成了结合状态稳定的硅氮化膜。另夕卜，在因氧化造成的表面粗糙度的变化中也表现出结合状态是 稳定的。在图27中，表示了对硅氮化膜进行了氧化的情况下的表面 粗糙度(二乘平均平方根粗糙度(RMS))的变化。图27的横轴表 示硅氮化膜的物理膜厚Tphys，纵轴表示表面粗糙度RMS。在形成了 氮化层14a后由氮原子团形成的硅氮化膜能够抑制因氧化造成的表面 粗糙度的恶化。即，其结果表示不是表面，而是界面处的反应是支配 性的。不引起氧化意味着到达硅氮化膜的氧不解离，即在硅氮化膜 中和表面，作为氧解离的原因的不稳定的间隙Si、悬桂键合少，另外 形成了具有与Si-O结合同等的强度的硅氮化膜。作为验证的结果，我们发现了本实施例的硅氮化膜的形成机制如 图28 ( al) ~图28 ( c2 )所示那样。图28 ( al)、图28 ( bl)、图 28 (cl)是表示上述形成机制的过程的分子模型图，图28(a2)、图 28 (b2)、图28 (c2)是表示上述形成机制的过程的截面图。如上述 那样，由于表面Si的第二原子层是最稳定的吸附位置，所以氮原子优 先吸附在笫二原子层(图28 (al)、图28 (a2))，其后的氮化以 第二层为中心进行(图28 (bl)、图28 (b2))。即，其后的氮化 在第二层的上侧和下侧发生(图28 ( cl)、图28 ( c2 ))。如果氮化 进一步进行，则上侧的氮化自然终止，下侧的氮化进行。并且，我们发现其后的氮化依据最初形成的第二层的信息进行。 即，如果最初在笫二层上形成有高质量的氮化层，则即使其后如原子 团氮化那样在氮化速度快但产生质量差的氮化膜的条件下进行氮化， 所形成的膜也成为高质量的氮化膜。 一般，为了作成高质量的氮化膜， 必须緩慢地使氮与Si反应。即，有以下的缺点为了作成高质量的氮 化膜，作成氮化膜的时间非常长。但是，如果其后的氮化依据在最初 形成的很小一层氮化层的信息继续进行，则不需要从最初到最后都緩 慢地进行氮化。可以只在最初的短时间内在作成高质量的氮化层的条
件下进行氮化，然后在差的条件下进行氮化。由此，能够加快形成高 质量的氮化膜，并形成厚膜。图29表示始终在作成高质量氮化膜的条件下进行氮化而形成氮 化膜的情况、只在最初10秒在作成高质量的氮化膜的条件下进行氮 化后，在差的条件下进行氮化而形成氮化膜的情况下，作成膜厚为 1.5nm的氮化膜所需要的时间和完成的氮化膜的平带电压的偏移量 AVfb (与膜中的缺陷量成正比)。如根据图29可知的那样，与将形 成氮化膜所需要的时间抑制为10分之1以下无关地，能够使得AVfb 大致相同。这表示氮化膜中的缺陷量大致相同，即通过短时间的氮化 能够得到同样质量的氮化膜。另外，表示了其后形成的氮化膜依据最 初形成的很少一层的氮化层的信息。如以上说明的那样，根据本实施例，在第二层形成高质量的氮化 层，然后，即使在差的条件下进行氮化，也能够4艮快地形成缺陷少的 Si膜。另外，将最初的氮化时间设置为10秒，但也可以比它长。另夕卜， 作为稀释气体的一个例子使用了 N2气体，但也可以使用质量与Si接 近并且稳定的气体，例如Ar。另外，作为氮化气体使用了 NH3，但 也可以使用其他的能够进行Si的氮化的气体，例如N气另外，将氮 化气体的分压力设置为30Torr，但也可以是30Torr以外的压力，理 想的是更低。另外，将稀释气体的分压力设置为270Torr，但也可以 是270Torr以外的压力。另外，理想的是最初形成的高质量氮化膜的膜厚是4A以上、lnm 以下。如果是4A以上，则作为膜的性质稳定并容易实现，通过设置 为lrnn以下，能够更高速地形成高质量的氮化膜。从防止离散的观点 看，理想的是最初形成的高质量的氮化膜的膜厚是7A以上。实施例4的半导体器件的制造方法特别适合于低消耗功率版的 CMISFET的栅极绝缘膜、浮栅型非易失性存储器的沟道绝缘膜、 MONOS型非易失性存储器的沟道绝缘膜等要求比较厚的氮化膜的情 况。其中，低消耗功率版的CMISFET的栅极绝缘膜最理想。 (实施例5)接着，参考图30~图31D,说明本发明的实施例5的半导体器 件的制造方法。本实施例5的制造方法的目的在于在对氮化膜进行 氧化时，形成最大限度地改善了平带电压的偏移量AVfb的SiON膜。 图30 ~图31D表示制造工序。对硅衬底22进行稀HF处理，用氢使硅衬底1的表面终止(图 30的步骤S41，图31A)。然后，将该硅衬底22导入到成膜用反应 室中(图30的步骤S42)。接着，使反应室内的气氛例如成为分压力 30Torr的]\2和分压力0.03Torr的NH3，将硅衬底22的表面设置为 700°C，并保持100秒(图30的步骤S43、 S44 )。由此，在硅衬底 22上形成氮化膜24 (图31B )。接着，使反应室内的气氛例如成为分压力50Torr的N2，将硅衬 底22的表面设置为950'C，并维持300秒(图30的步骤S45 )。由 此，氮化膜24中的悬桂键合与氮原子结合，在氮化膜24内构成稳定 的Si-N结合(图30的步骤S46)。接着，使反应室内的气氛例如成 为分压力3Torr ~ 300Torr的1\2和分压力3Torr 30Torr的02，将 硅衬底22的表面设置为800'C ~ 950'C,并保持10秒~ 300秒(图30 的步骤S47、 S48)。由此，在硅衬底22与氮化膜24之间形成包含氧 的氮氧化层25，在氮化膜24的表面形成包含氧的氮氧化层26 (图 31C)。接着，使反应室内的气氛例如成为分压力50Torr的N2,将硅衬 底22的表面设置为950'C，并保持300秒(图30的步骤S49，图31D)。 由此，氮氧化层25、氮化膜24、氮氧化层26中的悬挂键合相互再结 合，由氮氧化层25、氮化膜24、氮氧化层26的3层构造构成的绝缘 膜中的缺陷减少。图32表示通过改变氧化时间、氧化温度、氧化压力而改变氧化 量(对物理膜厚为lnm的Si3N4膜进行了氧化而造成的EOT的增加 量(AEOT))的情况下的AVfb的改善比例的变化。根据图32所示 的结杲，可知AEOT与AVfb的关系有3个区域。这3个区域是(I) AVfb急剧改善的区域，(II) AVfl3最改善并稳定的区域，(III) AVfb 恶化的区域。为了最大地改善AVfb，可以决定氧化时间、氧化温度、 氧化压力使得在(II)的区域中停止氧化。在该情况下，lA<AEOT<3A 成为最优的范围。作为验证的结果，我们发现Si3N4膜的氧化机制如图33 (a) ~ 图33(d)所示那样。(I)氮化膜中的缺陷(2配位的氮2-foldN、 Si的缺陷Si-DB)被氧化而修补(图33 (a) 、 33 (b))。由此， AVfb急剧改善。(II)通过进行氧化，而进行了缺陷修补，但同时也 进行了氮化膜自身的氧化(图33 (c))。主要引起了表面的氧化， 但若干氧透过了氮化膜，到达衬底侧。缺陷修补的效果与因表面氧化 造成的介电常数降低的效果抵消，AVfb表示一定的值。(III)随着氧 化的进行和表面侧的加厚，氧难以扩散到膜中(图33 (d))。只在 表面产生氧化，同时修补的进行变慢。由此，AVft恶化。因此，通过 在(III)的表面氧化成为支配性之前，在(II)的阶段停止氧化，AVfb 被最大限地改善。根据以上说明的那样，根据本实施例，能够形成最大限地改善了 平带电压的偏移量AVfb的SiON膜。 (实施例6)接着，说明本发明的实施例6的半导体器件的制造方法。通过本 实施例的制造方法制造的半导体器件是FG (浮栅)型非易失性存储 器，具备多个存储器单元。参考图34 (a) ~图38 (b)说明本实施 例的存储器的制造方法。在图34 (a) ~图38 (b)中，各图的(a) 和图的(b)表示了相互直行的截面。首先，如图34 (a) 、 34 (b)所示那样，对搀杂了希望的杂质 的规衬底32进行稀HF处理，用氩使硅衬底32的表面终止。然后， 将该硅衬底32放置到成膜装置的反应室中。接着，在使反应室内的 气氛只成为在制造工序中不与硅反应或不对硅产生腐蚀的气体(例如 氮气)后，将硅村底的温度提高到700'C，并使氢完全从硅衬底脱离。接着，《吏反应室内的气氛成为例如分压力30Torr的N2、分压力
0.03Torr的NH3，将硅衬底的表面i殳置为700。C并维持100秒。由此， 如图35(a)、 35(b)所示那样，在硅衬底32上形成硅氮化膜34a。 接着，使硅村底32的温度上升到850。C并原样维持。接着，将硅衬底 32的温度原样保持为850^，使反应室内的气氛成为例如分压力 30Torr的N2、分压力3Torr的02,并维持300秒。由此，如图36 (a) 、 36(b)所示那样，在硅衬底32与硅氮化膜34a之间形成包 含氧的硅氮氧化膜34b，在硅氮化膜34a的表面形成包含氧的硅氮氧 化层34c，形成由硅氮氧化层34b、硅氮化膜34a、硅氮氧化层34c构 成的沟道绝缘膜34。如实施例1~实施例3所说明的那样，这样形成 的沟道绝缘膜为缺陷少的氮化膜。然后，通过CVD (Chemical Vapor Deposition)法，顺序地堆 积作为浮栅电极的厚度为60nm的搀杂了磷的多晶硅层36、用于元件 分离加工的掩模材料37。然后，通过使用了抗蚀掩模(未图示)的 RIE( Reactive Ion Etching )法，顺序地对掩模材料37、多晶珪层36、 沟道绝缘膜34进行蚀刻加工，进而对硅衬底l的露出区域进行蚀刻， 形成深度为lOOnm的元件分离沟38 (图37 (a)、图37 ( b ))。接着，在整个面上堆积元件分离用的硅氧化膜39,将元件分离 沟38完全埋入，然后通过CMP (Chemical Mechanical Polishing) 法除去表面部分的硅氧化膜39，使表面平坦。这时，掩模材料37露 出(图38 ( a ) 、 38 ( b ))。接着，在选择性地蚀刻除去了露出的掩模材料37后，用稀氟酸 溶液蚀刻除去硅氧化膜39的露出表面，使多晶硅层36的侧面40的 一部分露出。然后，通过ALD (Atomic Layer Deposition)法，在整 个面上堆积作为电极间绝缘膜的厚度为15nm的氧化铝膜。这时，通 过ALD法的成膜时的氧化剂，在氧化铝膜与多晶硅层36的界面处形 成极薄的硅氧化层，形成由氧化铝膜/硅氧化层构成的2层构造的厚度 为16nm的电极间绝缘膜41 (图39 ( a )、图39 ( b ))。接着，通过CVD法顺序地堆积作为控制栅电极的由硅化鴒层/ 多晶硅层构成的2层构造的厚度为100nm的导电层42,进而通过CVD法堆积RIE的掩模材料43。然后，通过使用了抗蚀掩模(未图示) 的RIE法，顺序地对掩模材料43、导电层42、电极间绝缘膜41、多 晶硅层36、沟道绝缘膜34进行蚀刻加工，形成字线方向的狭缝部44。 由此，确定作为浮栅电极的多晶硅层36和作为控制栅电极的导电层 42的形状(图40 (a)、图40 (b))。最后，在通过热氧化法在露出面上形成被称为电极侧壁氧化膜的 硅氧化膜45后，使用离子注入法，形成源/漏扩散层47，进而通过 CVD法形成层间绝缘膜49使得覆盖整个面。然后，通过^5^知的方法 形成布线层等，完成非易失性存储器单元(图41 (a) 、 41 (b))。在图42中，表示因氮化膜的形成条件造成的SILC (Stress Induced Leakage Current)特性的差异。横轴表示用栅极电压Vc与平带电压VFB的差除以晶体管的电气实效膜厚Teff的值，纵轴表示漏 电流Jg。横轴(VG-VFB) /Teff表示施加在绝缘膜上的电场，这样做是为了排除绝缘膜中的固定电荷的影响，纯粹用施加在绝缘膜上的电场强度对绝缘性进行比较。这是因为由于VFB与膜中固定电荷量对 应地偏移，所以在只用Vc进行比较的情况下，会错误地对施加在绝缘膜上的电场进行评价。可知如本实施例所示那样，通过与在室温下对衬底进行等离子氮化而形成的缺陷多的膜相比而在700°C、 30Torr 下对硅衬底进行处理而形成缺陷少的氮化膜，低电压区域的漏电流急剧减少。另外，上述晶体管的电气实效膜厚Teff不只是包含栅极绝缘膜的电气实效膜厚，还包含多晶硅电极中的耗尽层厚、半导体衬底侧 的反转层厚。在向MOS构造施加电压时，不只是向栅极绝缘膜施加 该电压，还向栅电极、半导体衬底施加该电压。通过该电压在半导体 衬底侧形成反转层，在栅电极形成耗尽层。这些层作为电容，与栅极 绝缘膜的电容串联。另外，这些串联的电容作为在晶体管ON时的实 效电气膜厚而发挥作用。接着，图43表示因SILC特性的变化造成的存储器单元的电荷 保持特性。横轴表示时间T，纵轴表示漏电流Jg的变化AJg。可知通 过形成高质量的氮化膜，低电压负荷时的漏电流减少，大幅度提高了
电荷保持特性。这些结果的原因是通过确实地形成Si与N的网络， 能够抑制写入/消去时的缺陷产生，减少大批量时的漏电路径的产生频 率。即，本实施例的FG型的非易失性存储器具备面向FG的可靠性 高的由氮浓度高的SiON构成的沟道绝缘膜，在减少低电压负荷下的 漏电流的同时，大幅度提高电荷保持特性。另外，作为电极间绝缘膜41，也可以使用更高介电常数的包含 La和Al的氧化物(例如LaA103)。 (实施例7)接着，说明本发明的实施例7的半导体器件的制造方法。通过本 实施例的制造方法制造的半导体器件是MONOS (Metal (金属)-Oxide (Si02) - Nitride ( Si3N4) - Oxide ( Si02) -Si的层叠构造) 型非易失性存储器，具备多个存储器单元。参考图44(a) ~图48(b) 说明本实施例的存储器的制造方法。在图44 (a) ~图48 (b)中， 各图的(a)和图的(b)表示了相互直行的截面。首先，利用与实施例6—样的工序，在硅衬底32上形成由硅氮 氧化层、硅氮化膜、硅氮氧化层构成的沟道绝缘膜34。该沟道绝缘膜 也与实施例6的情况一样，为缺陷少的氮化膜。然后，通过CVD法堆积作为电荷积蓄层的厚度为6nm的氮化膜 52，通过CVD法顺序地堆积用于元件分离加工的掩模材料53。然后， 通过利用了抗蚀掩模(未图示)的RIE法，顺序地对掩模材料53、 氮化膜52、沟道绝缘膜5进行蚀刻加工，进而对硅衬底32的露出区 域进行蚀刻，如图44 (b)所示那样，形成深度为100nm的元件分离 沟38。接着，在整个面上堆积元件分离用的硅氧化膜39，将元件分离 沟38完全埋入，然后通过CMP法除去表面部分的硅氧化膜39,使 表面平坦。这时，掩模材料53露出(图45 U) 、 45 (b))。接着，在选择性地蚀刻除去露出的掩模材料53后，用稀氟酸溶 液蚀刻除去硅氧化膜39的露出表面。然后，通过ALD法在整个面上 堆积作为电极间绝缘膜的厚度为15nm的氧化铝膜。这时，通过ALD 法中的成膜时的氧化剂，在氧化铝与氮化膜52的界面处，形成极薄 的硅氧化层，形成由氧化铝膜/硅氧化层构成的2层构造的厚度为 16nm的电极间绝缘膜54 (图46 ( a )、图46 ( b ))。接着，通过CVD法顺序地堆积作为控制栅电极的由硅化钽层/ 多晶硅层构成的2层构造的厚度为100nm的导电层56，进而通过CVD 法堆积RIE的掩模材料57。然后，通过使用了抗蚀掩模(未图示) 的RIE法，顺序地对掩模材料57、导电层56、电极间绝缘膜54、电 荷积蓄用氮化膜52、沟道绝缘膜34进行蚀刻加工，形成字线方向的 狭缝部44 (图47 (a) 、 47 (b))。由此，确定电荷积蓄层52和控 制栅电极56的形状。最后，在通过热氧化法在露出面上形成被称为电极侧壁氧化膜的 硅氧化膜58后，使用离子注入法，形成源/漏扩散层59,进而通过 CVD法形成层间绝缘膜60使得覆盖整个面(图48 ( a ) 、 48 ( b ))。 然后，通过公知的方法形成布线层等，完成非易失性存储器单元。图49表示本实施例的非易失性存储器的恒定电压化中的施压时 间与因保持电荷量的变化产生的阈值Vth的变化量(AVth)的关系， 即存储器单元的电荷保持特性。可知通过形成缺陷少的高质量氮化 膜，能够抑制因积蓄电荷量的减少造成的阈值电压的偏移。这意味着 大幅度提高了电荷保持特性。这些结果的原因是通过确实地形成Si 与N的网络，能够减少大批量时的漏电路径，减少漏电流。即，本实 施例的MONOS型非易失性存储器具备可靠性高的氮浓度高的沟道 SiON膜，能够大幅度提高电荷保持特性，同时能够减少漏电流。另外，作为电极间绝缘膜54，也可以使用更高介电常数的包含 La和Al的氧化物(例如LaA103)。 (实施例8 )接着，说明本发明的实施例8的半导体器件的制造方法。本实施 例的制造方法是MISFET的制造方法，图50A~图52B表示其制造 工序。首先，如图50A所示那样，在具有(100)面方位的硅衬底61
上形成元件分离区域62,然后，例如如图50B所示那样，在整个面 上形成厚度为50nm的Si()2膜63。接着，隔着Si02膜63注入硼和铟 双方元素的离子，由此在作为沟道使用的区域64中形成陡峭的杂质 曲线(参考图50C)。接着，如图50D所示那样，在用氟化氨溶液对Si()2膜63进行蚀 刻除去后，对硅衬底61的表面进行稀氟酸处理，并用氢使衬底61的 表面终止。接着，使反应室内的气氛成为例如分压力30Torr的N2、分压力 0.03Torr的NH3，将珪衬底的表面设置为700。C并维持100秒。由此， 如图50E所示那样，在硅村底61上形成砝氮化膜65a。接着，使硅衬底的温度上升到850'C并原样地保持。接着，将硅 衬底的温度原样保持为850'C，使反应室内的气氛成为例如分压力 30Torr的N2、分压力3Torr的02，并维持300秒。由此，如图51A 所示那样，在硅衬底61与硅氮化膜65a之间形成包含氧的硅氮氧化 层65b，在珪氮化膜65a的表面形成包含氧的硅氮氧化层65c，形成 由硅氮氧化层65b、硅氮化膜65a、硅氮氧化层65c构成的栅极绝缘 膜65。如实施例1-实施例3所说明的那样，该栅极绝缘膜为缺陷少 的高质量的氮化膜。然后，如图51B所示那样，利用CVD法在整个面上堆积作为栅 电极的多晶硅膜67。接着，如图51C所示那样，利用例如RIE法等 各向异性蚀刻法对多晶珪膜67和绝缘膜65进行布图(patterning)， 在沟道区域64上形成栅极绝缘膜65A、 65B和栅电极67a、 67b。接 着，将栅电极67a、 67b作为掩模进行离子注入和热工序，由此形成 导入了杂质的源区68a、 68b、漏区69a、 69b。接着，如图52A所示那样，通过CVD法在整个面上堆积Si02 膜70。接着，如图52B所示那样，在源/漏区68a、 68b、 69a、 69b上 形成接触孔，对Al等金属进行蒸镀而在整个面上形成金属膜，由此 形成源电极71a、 71b、漏电极72a、 72b和栅电极73a、 73b，完成 CMISFET。图53表示了观察以下两种膜的负荷电压施加时间和这时的阈值 电压的变化(NBTI (Negative Bias Temperature Instability )特性) 的结果在分压力30Torr的1\2并且分压力0.03Torr的NH3的气氛 (用N2气体对氮化气体NH3进行了稀释的气氛)、以及氮化温度700°C 下形成氮化膜然后在850'C下氧化而形成的SiON膜；在分压力 300Torr的NH3的气体气氛(没有稀释的气氛)以及氮化温度700°C 下形成氮化膜然后在850。C下氧化了的SiON膜。图gi表示在稀释了 的气氛下形成了氮化膜的情况下的SiON膜的特性，图g2表示在不进 行稀释的气氛下形成了氮化膜的情况下的SiON膜的特性。施加电压 为10MV/cm， i殳置温度是105'C。如根据图53可知那样，通过在不进行稀释的气氛下形成缺陷少 的氮化膜，例如阈值电压Vth恶化0.1V所需要的时间变长。在不稀释 氮化气体而形成氮化膜的情况下，0.7秒左右就恶化，但在稀释氮化 气体而形成氮化膜的情况下，如果不经过7000秒左右是不会恶化0.1V 的。即，通过稀释氮化气体而形成高质量氮化膜，而将NBTI特性改 善1万倍以上。NBTI特性是指在pMOSFET中，如果在ON状态下 放置，则会引起阈值电压的负方向偏移、饱和电流的降低、界面基准 密度的增加、最大相互电感(gm)的恶化的现象。该NBTI特性有温 度依存性。该NBTI特性差则表示在施加电压时界面特性容易变差。改善NBTI特性的结果是为了通过确实地形成Si与N的网络来 减少SiON膜中的缺陷，抑制施加负荷时的新的缺陷的产生。即，通 过使用在本发明的各实施例中说明了的技术，即使用稀释了的氮化气 体形成氮化膜的技术，能够形成缺陷少、可靠性高并且氮浓度高的 SiON膜。(实施例9 )接着，参考图54~图55B说明本发明的实施例9的半导体器件 的制造方法。首先，对硅衬底82进行稀HF处理，用氢使硅衬底82的表面终 止(图54的步骤S51)。接着，将该硅衬底82导入到成膜用反应室
中(步骤S52)。接着，使反应室内的气氛例如成为分压力30Torr 的1\2和分压力0.03Torr的NH3，将硅衬底82的表面设置为700。C， 并保持100秒。由此，在硅村底82上形成氮化膜84a (步骤S54，图 55A)。接着，使反应室内的气氛例如成为分压力50Torr的N2，将硅衬 底82的表面设置为950°C，并保持300秒(步骤S55 )。由此，氮化 膜中的悬挂键合与氮原子结合，在氮化膜84a内构成稳定的Si-N结 合(步骤S56 )。接着，使反应室内的气氛例如成为分压力30Torr N2和分压力 3Torr的02，将硅衬底1的表面设置为850'C，并保持300秒(步骤 S57)。由此，在硅衬底82与氮化膜84a之间形成包含氧的氮氧化层 84b，在氮化膜84a的表面形成包含氧的氮氧化层84c，得到由氮氧化 层84b、氮化膜84a、氮氧化层84c构成的硅氮氧化膜84 (图55B )。说明热处理的效果。图56表示在形成氮化膜后进行热处理然后 进行氧化而形成硅氮氧化膜的情况、在形成氮化膜后不进行热处理而可知通过进行热处理从而硅氮氧化膜与Si衬底的界面的氧量增加，同 时界面侧的氮氧化层84b的膜厚变薄。这是因为由于热处理而氮化 膜中的缺陷减少，所以由于缺陷而氧解离的机会减少，在氮化膜中难 以吸附氧。另一方面，由于硅氮化膜与Si衬底的界面因构造负荷而结 合变弱，所以扩散来的氧解离并氧化的情况继续。由此，能够形成氧 分布在界面侧，氮分布在表面侧这样的具有理想分布的硅氮氧化膜。 因此，该硅氮氧化膜与不进行热处理的情况相比，EOT减小。图57表示以下这样的硅氮氧化膜的p沟道MOS晶体管的平带 电压的偏移量AVfb: (1)在形成氮化膜后不进行热处理而氧化的物 理膜厚为1.5nm的硅氮氧化膜；(2)在形成氮化膜后进行了热处理 后而氧化的物理膜厚为1.5nm的硅氮氧化膜。如果对(1)和(2)进 行比较，则可知通过进行热处理，改善了 AVfb。这是因为在(2) 的情况下，通过进行热处理，膜中的缺陷减少，进而抑制了表面和膜
中的氧化，能够形成氮靠近表面，即电荷分布靠近表面的氮分布。根据以上可知，通过在氮化后进行热处理，能够形成界面优先被氧化的SiON膜。如以上说明的那样，根据本实施例，通过在形成氮化膜84a后进 行热处理，能够形成EOT小并且可靠性优越的SiON膜(硅氮氧化 膜)。另外，在本实施例中，氮化后的热处理的温度是950'C，但也可 以是90(TC以上、1000'C以下。另外，作为稀释气体的一个例子使用了 N2气体，但也可以使用 质量与Si接近并且稳定的气体，例如Ar。另外，作为氮化气体使用了 NH3，但也可以使用其他能够进行 Si的氮化的气体，例如N、另外，将氮化气体的分压力设置为0.03Torr，但也可以是 0.03Torr以外的压力，理想的是更低的压力。另外，将稀释气体的分压力设置为30Torr，也可以是30Torr以 外的压力。另外，作为氧化气体使用了 02，但也可以使用其他的能够进行 Si的氧化的气体，例如NOx。另外，将氧化时的稀释气体的分压力设置为30Torr,但也可以 是30Torr以外的压力。 (实施例1G)接着，参考图58说明本发明的实施例10的半导体器件的制造方 法。本实施例10的半导体器件的制造方法是在图54所示的实施例9 的制造方法中，在步骤S58之后，即在对氮化膜84a进行氧化而形成 氮氧化层84b、 84c使得夹住氮化膜84a后，附加了进行热处理的工 序(图58的步骤S59)。在本实施例中，该热处理的条件是将反应室 内的气氛例如设置为分压力50Torr的N2，将硅衬底82的表面设置为 950'C,并维持300秒(图58)。由此，硅氮氧化膜84中的悬挂键合 相互再结合，形成稳定的Si-O-N结合，由此硅氮氧化膜中的缺陷减少。说明热处理的效果。图59表示以下这样的硅氮氧化膜的平带电 压的偏移量AVfb: (1)在氧化处理后不进行热处理而形成的物理膜 厚为1.5nm的硅氮氧化膜；(2)在氧化处理后进行热处理而形成的 物理膜厚为1.5nm的硅氮氧化膜。如果对(1)和(2)进行比较，则 可知通过热处理，改善了 AVfb。这是因为通过在(2)中进行热处理， 膜中的缺陷减少了。另外，如实施例9所说明的那样，通过在氮化后进行热处理，能 够形成界面优先被氧化的SiON膜。因此，通过本实施例的制造方法 制造的硅氮氧化膜(SiON膜)与不进行热处理的情况相比，EOT减 小。如以上说明的那样，根据本实施例，通过在氧化处理后进行热处 理，能够形成EOT小并且可靠性优越的SiON膜。另外，在本实施例中，将上述热处理温度设置为950'C，但也可 以是900。C以上、1000。C以下的温度。 (实施例11)接着，参考图60说明本发明的实施例11的半导体器件的制造方 法。本实施例11的半导体器件的制造方法是在图58所示的实施例10 的制造方法中，将氧化处理后的热处理的步骤S59中使用的气体从分 压力50Torr的1\2气体替换为分压力50Torr的He气体的工序(图 60的步骤59A)。本实施例的制造方法也是通过上述氧化处理后的热 处理，硅氮氧化膜中的悬挂键合相互再结合，能够形成稳定的Si-O -N结合，硅氮氧化膜中的缺陷减少。参考图61和图62,说明本实施例的效果。图61表示在不进行 热处理的由硅氮氧化膜构成的栅极绝缘膜的情况(图g3 )和以下的情 况下对漏电流Jg对栅电压Vg的依存性进行比较的结果，即在氦气气 氛中进行了热处理的由硅氮氧化膜构成的栅极绝缘膜的情况(图gl)极绝缘膜的情况(图g2^ 。如根据图61可知的那样，可知对于漏电 流Jg，在He与N2之间没有差异。另外，图62表示将不进行热处理的由硅氮氧化膜构成的栅极绝 缘膜的情况(图g3)作为基准，在氦气气氛中进行了热处理的由硅氮 氧化膜构成的栅极绝缘膜的情况(图gl)、代替氦气而在氮气气氛中 进行了热处理的由硅氮氧化膜构成的栅极绝缘膜的情况(图g2)下， 对实效移动度neff对实效电场Eeff的依存性进行比较的结果。实效 移动度是在栅极绝缘膜正下的硅衬底中流过的电子或空穴的实效移 动度。实效移动度高意味着半导体器件的信号处理速度快。如根据图 62可知的那样，可知在氦气气氛中进行了热处理的栅极绝缘膜与在氮 气气氛中进行了热处理的栅极绝缘膜相比，能够抑制高电场侧的实效 移动度的降低。在本实施例中，抑制实效移动度降低的理由如下。通过氦的猝熄 效果而夺取栅极绝缘膜与硅衬底的界面的原子振动能量，因此抑制了 栅极绝缘膜的Si()2与硅衬底的Si的反应。因此，能够将硅衬底侧的 氮氧化层与硅衬底的界面的表面粗糙度抑制为与热处理前同等程度 地小。其结果是在本实施例中，抑制了实效移动度的降低。如以上说明的那样，根据本实施例，如在实施例9中说明了的那 样，通过在氮化处理后进行热处理，能够形成界面优先被氧化的SiON 膜，能够得到EOT更小的SiON膜。另外，通过在氧化处理后使用 He气体进行热处理，能够高速地形成可靠性优越的SiON膜。另夕卜， 本实施例也与实施例9和10 —样，能够改善平带电压的偏移量AVfb。另外，在本实施例中，将上述热处理温度设置为950°C，但也可 以是900'C以上、iooot:以下的温度。 (实施例12 )接着，参考图63 ~图64C说明本发明的实施例12的半导体器件 的制造方法。首先，本实施例的制造方法与图54所示的实施例9的制造方法 一样，在硅衬底上形成氮化膜84a (图54的步骤54)。接着，使反应室内的气氛例如成为分压力50Torr的氦气，将硅
衬底82的表面设置为950°C ，并维持300秒(图63的步骤S55、 S56A )。 由此，氮化膜84a中的悬挂键合与氮原子结合，在氮化膜84a内形成 稳定的Si - N结合(图64A )。接着，使反应室内的气氛例如成为分压力30Torr的N2、分压力 3Torr的02，将硅衬底1的表面设置为850°C，并维持300秒(图63 的步骤S57、 S58)。由此，在硅衬底82与氮化膜84a之间形成包含 氧的氮氧化层84b,在氮化膜84a的表面形成包含氧的氮氧化层84c, 形成由氮氧化层84b、氮化膜84a、氮氧化层84c构成的硅氮氧化膜 84 (图64B )。接着，使反应室内的气氛例如成为分压力50Torr的氦气，将硅 衬底82的表面设置为95(TC，并维持300秒(图63的步骤S59A)。 由此，SiON膜84中的悬挂键合相互再结合，SiON膜84中的缺陷减 少。接着，例如在分压力80mTorr的]\2气体和分压力30mTorr的 氦气的等离子体下，将硅衬底82放置约10秒(图63的步骤S60)。 由此，如图64C所示那样，将氮氧化层84c导入到氮中，在硅氮化膜 84a的表面上形成硅氮氧化层84d，形成由氮氧化层84b、氮化膜84a、 硅氮氧化层84d构成的硅氮氧化膜84。接着，例如在氦气的气氛中，在约50Torr的气压基础上，在950。C 的温度下，对硅衬底82进行约300秒的热处理(图63的步骤S61)。 由此，硅氮氧化膜84中的悬挂键合与氮原子结合，在硅氮氧化膜84 内构成稳定的Si-N、 Si-O、 Si-O-N结合。图65是用漏电流Jg的EOT依存性这样的形式标记表面的氮化 前后的绝缘性的变化的结果。漏电流Jg是电场大小为4.5MV/cm时 的值。可知通过进行表面的氮化，与EOT变小无关地，漏电流Jg表 示出大致相同的值。这意味着提高了绝缘性。这样提高绝缘性的原因是提高了硅氮氧化膜84的表面的硅氮氧 化层84d的介电常数。在氧化处理后不进行氮化的处理中，由于在硅 氮化膜84的表面上存在介电常数低的硅氮氧化层84c，所以栅极绝缘 膜整体的介电常数降低，并且EOT变高。由此，绝缘性降低。与此 相对，在如本实施例所示那样在氧化后进行氮化的情况下，向形成在 表面上的硅氮氧化层中导入氮，提高了介电常数，因此能够抑制EOT 的增加，能够实现高绝缘性。如上那样，通过在氧化后进行表面的氮化，能够形成介电常数更 高并且绝缘性优越的SiON膜。根据本实施例，能够高速地形成EOT更小、并且绝缘性高、可 靠性优越的SiON膜。
权利要求
1. 一种半导体器件的制造方法，其特征在于包括 将半导体衬底放置在气氛中而在上述半导体衬底的表面形成氮化膜的工序，其中该气氛包含使上述半导体衬底的表面氮化的第一氮 化气体、在制造中实质上不与上述半导体村底反应的第一稀释气体， 另外上述第一稀释气体的分压力和上述第一氮化气体的分压力的和 与上述第一氮化气体的分压力的比大于等于5，并且总压力小于等于 40Torr。
2. 根据权利要求l所述的半导体器件的制造方法，其特征在于 上述第一氮化气体是NH3、 N\ N/中的任意一个。
3. 根据权利要求l所述的半导体器件的制造方法，其特征在于 上述气氛的总压力是30Torr以下。
4. 根据权利要求l所述的半导体器件的制造方法，其特征在于 上述第一稀释气体包含N2气体。
5. 根据权利要求l所述的半导体器件的制造方法，其特征在于 上述第一稀释气体包含具有与上述半导体衬底与上述氮化膜的界面的原子振动能量接近的固有振动能量的成分。
6. 根据权利要求1所述的半导体器件的制造方法，其特征在于 还包括在上述半导体衬底的表面形成了上述氮化膜后，将上述半导体衬 底放置在实质上不与上述半导体衬底反应的气体的气氛中，并进行热 处理的工序。
7. 根据权利要求6所述的半导体器件的制造方法，其特征在于 实质上不与上述半导体衬底反应的气体是N2气体或He气体。
8. 根据权利要求l所述的半导体器件的制造方法，其特征在于 形成上述氮化膜的气氛是上述第一稀释气体的分压力和上述第一氮化气体的分压力的和与上述第一氮化气体的分压力的比小于等 于10000，并且总压力大于等于3Torr。
9. 根据权利要求l所述的半导体器件的制造方法，其特征在于 在500'C以上、850。C以下的温度下，形成上述氮化膜。
10. —种半导体器件的制造方法，其特征在于包括 将半导体衬底放置在气氛中而在上述半导体衬底的表面形成氮化膜的工序，其中该气氛包含使上述半导体衬底的表面氮化的第一氮 化气体、在制造中实质上不与上述半导体衬底反应的第一稀释气体， 上述第一稀释气体的分压力和上述第一氮化气体的分压力的和与上 述第一氮化气体的分压力的比大于等于5，并且总压力小于等于 40Torr;将在表面形成了上述氮化膜的上述半导体衬底放置在原子团化 的第二氮化气体的气氛中，在上述半导体衬底与上述氮化膜之间形成 第一氮化层，同时在上述氮化膜上形成第二氮化层的工序。
11. 根据权利要求10所述的半导体器件的制造方法，其特征在于上述氮化膜的膜厚是4A以上、lnm以下。
12. 根据权利要求10所述的半导体器件的制造方法，其特征在于上述第二氮化气体是 <或N2*。
13. —种半导体器件的制造方法，其特征在于包括 将半导体衬底放置在气氛中而在上述半导体衬底的表面形成氮化膜的工序，其中该气氛包含〗吏上述半导体衬底的表面氮化的第一氮 化气体、在制造中实质上不与上述半导体衬底反应的第一稀释气体， 另外上述第一稀释气体的分压力和上述第一氮化气体的分压力的和 与上述第一氮化气体的分压力的比大于等于5，并且总压力小于等于 40Torn将表面形成了上述氮化膜的上述半导体衬底放置在包含氧化气 体、在制造中实质上不与上述半导体衬底反应的第二稀释气体的气氛 中，在上述半导体衬底与上述氮化膜之间形成第一氮氧化层的同时， 在上述氮化膜的表面形成第二氮氧化层的工序。
14. 根据权利要求13所述的半导体器件的制造方法，其特征在于上述氧化气体是02、 N20、 NO、 Cf中的任意一个。
15. 根据权利要求13所述的半导体器件的制造方法，其特征在于上述第二稀释气体是N2气体。
16. 根据权利要求13所述的半导体器件的制造方法，其特征在于在形成上述氮化膜的工序和形成上述第一氮氧化层的工序之间， 还包括将在表面上形成了上述氮化膜的上述半导体衬底放置在实质上 不与上述半导体衬底反应的气体的气氛中，进行第一热处理的工序。
17. 根据权利要求13所述的半导体器件的制造方法，其特征在于在形成上述第一和第二氮氧化层的工序中，是800。C以上、950°C以下。
18. 根据权利要求13所述的半导体器件的制造方法，其特征在 于还包括在形成了上述第一和第二氮氧化层后，将上述半导体衬底放置在 实质上不与上述半导体衬底反应的气体的气氛中，进行笫二热处理的 工序。
19. 根据权利要求18所述的半导体器件的制造方法，其特征在于实质上不与上述半导体衬底反应的气体是N2气体或He气体。
20. 根据权利要求18所述的半导体器件的制造方法，其特征在 于还包括在形成了上述笫一和笫二氮氧化层后，在进行上述第二热处理 前，向上述第二氮氧化层导入氮的工序。
21. 根据权利要求1所述的半导体器件的制造方法，其特征在于上迷氮化膜是浮栅型非易失性存储器的沟道绝缘膜。
22. 根据权利要求1所述的半导体器件的制造方法，其特征在于: 上述氮化膜是MONOS型非易失性存储器的沟道绝缘膜。
23. 根据权利要求1所述的半导体器件的制造方法，其特征在于: 上述氮化膜是MISFET的栅极绝缘膜。
全文摘要
本发明的半导体器件的制造方法能够抑制形成绝缘膜时的缺陷的产生。具备将半导体衬底放置在气氛中而在上述半导体衬底的表面形成氮化膜的工序，其中该气氛包含使上述半导体衬底的表面氮化的第一氮化气体、在制造中实质上不与上述半导体衬底反应的第一稀释气体，上述第一稀释气体的分压力和上述第一氮化气体的分压力的和与上述第一氮化气体的分压力的比大于等于5，并且总压力小于等于40Torr。
文档编号H01L21/314GK101147246SQ20068000375
公开日2008年3月19日 申请日期2006年8月28日 优先权日2005年9月29日
发明者三谷祐一郎, 中崎靖, 加藤弘一, 村冈浩一, 松下大介 申请人:株式会社东芝