绝缘体上应变硅结构的制造方法

专利名称：绝缘体上应变硅结构的制造方法
技术领域：
本发明一般涉及绝缘体上应变硅(SSOI)结构。更具体地说，本发明 旨在一种其中应变硅层具有改善的表面特性的SSOI结构。本发明还旨在
一种制造该结构的方法。
背景技术：
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器件层以及在处理晶片与器件层之间的介电绝缘层。通过使SOI结构的器
件层与处理晶片层隔离，器件层产生降低的泄漏电流和较低的电容。用于
半导体器件的绝缘体上应变硅(SSOI)结构结合了 SOI技术与应变硅技术
的优点，其中应变硅层提供提高的栽流子迁移率。
可以以多种方式生产或制造绝缘体上应变硅结构。例如，在一种方法
中，通过本领域中已知的几种技术中的一种，例如(i)注氧隔离(称为 "SIMOX，，，参见例如美国专利No. 5,436,175) ; (ii)晶片接合然后回 蚀刻；(iii)晶片掩^然后氢剥离层转移；或者(iv)非晶材料的再结晶， 在绝缘体上形成驰豫的珪-锗(SiGe)层。随后在SiGe层上外延沉积或生 长应变硅层。绝缘体层上驰豫SiGe层用作在Si层中诱导应变的模板，诱 导的应变典型地大于约10—3。
然而，这样的结构具有限制。例如，其无益于完全耗尽的绝缘体上应 变半导体器件的产生，在该完全耗尽的绝缘体上应变半导体器件中，绝缘 材料上方的层必须足够薄(例如，小于约300埃)，以允许在器件工作期 间该层的完全耗尽。另夕卜，驰豫的SiGe层增加了绝缘材料上方的层的总厚 度，由此使得很难实现完全耗尽的绝缘体上硅器件制造所需的厚度。如果应变SOI结构具有直接在绝缘材料上的应变Si层，则可以减轻这 样的问题(参见例如公开的美国专利申请No. 2004/0005740，实际上在此 引入其全部内容)。这可以通过例如利用晶片接合和注入隔离技术得以实 现。具体地，例如SiGe的驰豫层可以形成在一个晶片或衬底的表面上。然 后通过例如外延沉积，在驰豫层的表面上形成应变硅层。然后将氢离子注 入该驰豫层中，以根据本领域任何公知技术例如在美国专利No. 6，7卯，747 中7〉开的方法，在其中限定解理或分离平面。然后将所产生的晶片接合到 在其表面上具有介电绝缘层的第二晶片或衬底，应变层的表面被接合到介 电层表面。 一旦接合，则所产生的结构可沿解理或分离平面被分离，从而 获J寻SSOI结构。
然而，以这种方式制备SSOI结构也不是没有问题。例如，所产生的 结构仍具有随后必须被去除的存在于应变硅层表面上的驰豫SiGe层的部 分。目前典型地采用的去除驰豫层的方法包括导致不希望的表面特性的蚀 刻剂的使用。例如，所产生的应变硅层的表面经常是不可接受的粗糙，和/ 或包括不可接受数量的光点缺陷(LPD)，和/或具有不可接受的污染物浓 度。另外，由于其成本和/或由于因为其危险成分而必须采取的安全和环境 预防，目前典型地采用的抗蚀剂增加了加工的总成本。最后，可能不仅仅 使用蚀刻，相反地，蚀刻可能作为多步方法的部分而被用于去除驰豫的 SiGe层，该多步方法还包括例如磨削(grinding)、研磨(lapping)、抛 光(polishing)和/或湿法氧化。

发明内容
因此，简言之，本发明旨在一种制备绝缘体上应变硅结构的方法，所 述方法包括以下步骤在供体(donor)晶片的表面上形成驰豫含硅层；在 所述驰豫含硅层的表面上形成应变珪层；在处理晶片(handle wafer)的表 面上形成介电层；接合所述供体晶片和所述处理晶片，以形成接合结构， 其中在所述应变硅层与所述介电层之间形成接合界面；沿着所述驰豫含硅 层内的分离平面分离所述接合结构，以便所述处理晶片上的所述应变硅层在其表面上具有厚度为至少约20nm的剩余的驰豫含硅层；以及，蚀刻所 述分离的处理晶片，以基本上去除所述剩余的含珪层，从而暴露所述应变 珪层的表面。
在另一方面中，本发明旨在一种制备绝缘体上应变硅结构的方法，所 述方法包括以下步骤在供体晶片的表面上形成驰豫含硅层；在所述驰豫 含硅层的表面上形成应变硅层；在处理晶片的表面上形成介电层；接合所 述供体晶片和所述处理晶片，其中在所述应变硅层与所述介电层之间形成
接合界面；沿着所述驰豫含硅层内的分离平面分离所述接合结构，以便所 述处理晶片上的所述应变硅层在其表面上具有剩余的驰豫含硅层；以及蚀 刻所述分离的处理晶片，以基本上去除所述剩余的含硅层，从而暴露所述 应变硅层的表面，其中所述蚀刻包括将所述分离的处理晶片暴露于兆声搅 掉(megasonic agitation )。
在又一方面中，本发明旨在一种制备绝缘体上应变硅结构的方法，所 述方法包括以下步骤在供体晶片的表面上形成驰豫含硅层，所述驰豫含 硅层包括具有至少约10%的Ge的SiGe;在所述驰豫含硅层的表面上形成 应变硅层；在处理晶片的表面上形成介电层；接合所述供体晶片和所述处 理晶片，其中在所述应变硅层与所述介电层之间形成接合界面；沿着所述 驰豫含硅层内的分离平面分离所述接合结构，以便所述处理晶片上的所述 应变硅层在其表面上具有剩余的驰豫含硅层；以及蚀刻所述分离的处理晶 片，以基本上去除所述剩余的含珪层，从而暴露所述应变硅层的表面，其 中所述蚀刻包括将所述处理晶片暴露于具有至少约3:1的SiGe:Si选择比的 蚀刻剂。
本发明还旨在一种制备绝缘体上应变硅结构的方法，所述方法包括以 下步骤在供体晶片的表面上形成驰豫含珪层；在所述驰豫含硅层的表面 上形成应变硅层；在处理晶片的表面上形成介电层；接合所述供体晶片和 所述处理晶片，其中在所述应变硅层与所述介电层之间形成接合界面；沿 着所述驰豫含硅层内的分离平面分离所述M结构，以4更所述处理晶片上 的所述应变硅层在其表面上具有厚度为至少约20nm的剩余的驰豫含硅层；以及蚀刻所述分离的处理晶片，以基本上去除所述剩余的含珪层，从 而暴露所述应变硅层的表面，其中所述暴露的应变硅层表面具有小于约 0.35 LPD/cm2。
本发明还旨在一种绝缘体上硅结构，其包括应变硅层、处理晶片、以 及其间的介电层，其中所述应变硅层的表面具有小于约0.35LPD/cm2。
在再一方面中，本发明还旨在一种绝缘体上硅结构，其包括应变硅层、 处理晶片、以及其间的介电层，其中所述应变硅层的表面具有小于约lx 101G Ge原子/cm2和小于约lnm的RMS粗糙度。
本发明的其它目的和特征将在下文中部分显而易见和部分指出。


图1A是其表面上具有驰豫含硅层(13)和应变硅层(14)的供体晶 片(12)的截面示意图。在驰豫含硅层(13)中的虛线(17)表示存在于 其中的分离或解理平面。
图1B是在与图1A的晶片接合之前其表面上设置有的介电层(15)的 处理晶片(16)的截面示意图。
图2是通过使供体晶片(示于图1A中)上的应变硅层(14)的表面 接触处理晶片(示于图1B中)的介电层(15)的表面而产生的接合结构 (20)的截面示意图。
图3是截面示意图，示出了沿着驰豫含硅层(13)中的分离或解理平 面(17 )分离接合结构(20 )，由此将其上具有驰豫含硅层的剩余部分(33 ) 的应变硅层(14)转移到处理晶片(16)的介电层(15)上。
图4是本发明的绝缘体上应变硅结构(40)的截面示意图，驰豫含硅 层的剩余部分已基本从转移的应变硅层(14)的表面被去除。
关于附图，对应的参考标号表示贯穿附图的几个视图的对应部分。
具体实施例方式
根据本发明，已发现可以这样制备其中应变硅层与存在于处理晶片或支撑晶片上的介电层直接接触的绝缘体上应变硅结构，以便应变硅层的表 面具有改善的表面特性，同时其上基本上没有任何驰豫层。如下面在此将 进一步详述的，已发现一旦在介电层上形成(例如在介电层上沉积或转移
到介电层上)应变硅层，可以使用包括NEUOH、 11202和1120的蚀刻剂， 以有效且选择性地去除存在于应变硅层上的驰豫层的剩余部分。
注意，根据本发明，实质上可以采用任何公知的导致在应变硅层的表 面上驰豫层的存在的制备SSOI结构的技术(参见例如美国专利No. 6,790,747;美国专利申请公开No. 2004/0005740以及2004/0031979 )。这 些技术包括，例如，接合和层转移(或者接合和分离)技术以及接合和磨 削或回蚀刻4支术。然而，优选地，本发明的方法利用晶片接合和层转移技 术。因此，将在这些晶片接合和层转移技术的情况下在下面更详细阐述本 发明。然而，应理解，这是为了示例的目的，因此，不应被视为限制。还 应理解，在本发明的实践中，可以使用本领域公知的各种装置和工艺条件 适当地实施这些技术，并且在一些情况下，只要不脱离本发明的范围，这 些技术可以被省略或与其它技术和条件结合。
一般地说，用于制备本发明的绝缘体上应变硅结构的晶片接合和层转 移技术包括两个分离结构的制备、沿接合界面将它们备^在一起，以及然 后沿分离平面使它们分层，该分离平面与接合界面不同并且已经通过注入 技术形成。每个结构包括衬底或支撑晶片，该衬底或支撑晶片可包括这样 的任何材料，该材料的晶格常数不同于纯硅的晶格常数或者能够在其上形 成这样的材料层，在该材料层上可以随后形成纯硅。例如，衬底或支撑晶 片可以由石英或蓝宝石制成，但其更常见地包括半导体材料，例如硅(例 如，根据例如Czochralski法制备的单晶硅)、锗或珪-锗(SiGe)。在一 个优选实施例中，衬底包括单晶硅晶片，该晶片具有至少约75mm、 100mm、 150mm、 200mm、 300mm或更大的直径。
在下文中， 一个衬底将被称为"处理晶片"。处理晶片具有直接沉积 在其表面上的介电层，并用作最终的SSOI结构的衬底。在下文中，另一个村底将被称为"供体晶片，，。供体晶片具有直接沉积在其表面上的完全 或部分驰豫的(在下文中概括地称为"驰豫的")层，并且，在一个实施 例中，用作在晶片接合步骤之前在其上形成应变硅层的衬底。注意，供体
晶片的驰豫层可以包括其上可以形成应变硅层的任何材料，例如Ge、 SiGe 或其它III-V化合物。在一个优选实施例中，驰豫层是含硅层。虽然下文 中的讨论具体参考该优选实施例，但应理解，可能的材料的范围不限于含 硅材料。
现在参考图1A，供体晶片结构包括供体晶片或衬底12、在其表面上 的驰豫含硅层13，以及在驰豫含硅层的表面上的应变硅层14，其中该驰豫 含硅层的晶格常数不同于驰豫硅晶格的晶格常数。典型地，驰豫含硅层的 晶格常数以至少约0.25%的程度不同于驰豫硅晶格常数。在一个优选实施 例中，含硅层是SiGe。驰豫SiGe层的具体组分可以根据将要在应变硅层 中诱导的晶格应变的所需水平而变化。典型地，SiGe层包括至少约10%的 Ge，在一些情况下可包括约15%、约20%、约25%、约35%、约50%或 更多(例如60%、 70%、 80%、 90%或更多)。然而，在一个优选实施例 中，SiGe层的Ge浓度在至少约10。/。至小于约5(T/。的范围内，或者至少约 15%至小于约45%,其中优选至少约20Q/o至小于约40。/。的Ge的浓度。注 意，根据所需的应用，只要不脱离本发明的范围，Ge的实际百分比或者驰 豫层的精确组分可以不同于这些SiGe组分。
实质上，可以将本领域公知的任何技术用于形成驰豫含珪(例如SiGe ) 层；参见例如美国专利No. 5,221,413、 5,442,205以及6,573,126。例如，可 以将已知的外延沉积技术中的一种用于形成这样的驰豫层。 一般地说，只 要晶格仍然呈现至少部分塑性驰豫，驰豫材料尽可能地薄。然而，典型地， 驰豫层具有至少约0.1微米的基本上均匀的厚度。例如，该厚度典型地在 约0.1微米至约10微米或者在约0.5微米至约5微米的范围内
在驰豫的(例如SiGe)层13上形成或沉积例如珪的应变层14，由在 例如应变硅层与驰豫SiGe层之间的晶格常数差异产生应变。当将SiGe用作驰豫层以诱导应变时，拉伸应变产生硅应变层。可选地，其它驰豫层组 分可以在应变层中诱导压缩应变。
与驰豫层相似地，实质上可以将本领域中公知的任何技术用于在驰豫 层上形成或沉积应变层，以l更在其沉积之后应变存在于该层中。在一个优 选实施例中，使用公知的外延沉积技术(例如大气压化学气相沉积
(APCVD );低压或减压CVD ( LPCVD );超高真空CVD ( UHVCVD ); 分子束外延(MBE);或者原子层沉积(ALD))中的一种，可选择地与 前体(precursor)例如甲硅烷、乙硅烷、丙硅烷、 一氯甲硅烷、二氯曱硅 烷和三氯曱硅烷结合使用。外延生长系统可以是单晶片或多晶片批反应器。 生长系统还可以利用低能量等离子体，以提高层生长反应动力学。为了有 助于限定应变层与驰豫层之间的界面，可以在相对低的温度(例如低于700 °C)下形成应变层。这样的限定的界面可提高随后的应变层从驰豫层的分 离或去除。在其中应变层包含基本上100%的硅的实施例中，该层可以在 沉积装置的未暴露于例如Ge源气体的专用室中形成，从而有助于避免交 叉污染，并改善应变层与驰豫层之间的界面的质量。另外，应变层可以由 具有比常M^更好的导热性的同位素纯硅前体形成。较高的热导率可以帮 助从随后形成在应变层上的器件散热，从而维持由应变层提供的提高的载 流子迁移率。
一般地说，应变层14生长为具有这样的基本上均匀的厚度，该厚度对 于随后的器件制造AA够的，但对于在暴露的a面处的晶格不够厚而不 经历显著的塑性驰豫。因此，典型地，应变层生长为厚度在约lnm至约 100nm之间，优选在约2nm至约80nm之间，更优选在约10nm至约60nm 之间。在一个优选实施例中，硅层的厚度为约20nm。
再次参考图1A，在形成应变层14之前或之后，为了在驰豫层中限定 分离或解理平面17，将离子例如氢离子(即H+或H2+)注入驰豫层13的 表面下方的基本上一致的深度。如下面将在此进一步详述的，典型地，离 子被注入驰豫层的表面(或者当存在应变层时，在驰豫层与应变层之间的 界面)下方至少约10、 15、 20纳米(nm)或更大的深度。可以使用本领域已知的方法实现离子注入。例如，可以以类似于在美国专利No. 6，790，747 中公开的方法的方式，实现该注入。注入参数可包括，例如，以例如约20 至约100keV的能量注入剂量为约2 x 1016至约5 x 1016离子/ 112的氢离子 (H2+)(例如，可以以20keV的能量和2.4x 1016离子/ 112的剂量将H2+ 穿过应变层注入驰豫层中)。
在这一点上，应注意，在可选实施例中，可以采用其它的注入物类， 例如H+或He+，其中相应地调整剂量和能量。
还应注意，当在形成应变层之前进行注入时，在驰豫层上的应变层的 随后生长或沉积优选在足够低的温度下进行，以防止在驰豫层中沿平面17 过早(即在晶片接合工艺步骤之前)的分离或解理。分离或解理温度是注 入物类、注入剂量和注入材料的复杂函数。然而，典型地，通过将沉积或 生长温度维持在约500'C以下，可以避免过早的分离或解理。
现在参考图1B，处理晶片结构11包括在其表面上具有介电层15以在 最终的SSOI结构中提供绝缘层的处理晶片或衬底16。介电层可以是适合 用于SSOI结构中的任何电绝缘材料，例如包括Si02、 Si3N4、氧化铝或氧 化镁的材料。在一个优选实施例中，介电层是Si02。然而，应注意，在一 些情况下，可选地，可以优选使用其熔点高于纯SK)2的熔点(即高于约 1700X:)的材料作为介电层。这样的材料的实例有氮化硅(Si3N4)、氧化 铝和氧化镁。不固守特定理论，通常认为使用具有较高熔点的介电层有助 于防止转移的应变层在随后的加工期间发生的可能驰豫，该驰豫可能是由 在器件制造期间典型地使用的温度(约1000-1200匸)下下面的介电层的软 化引起的。
可以根据本领域中任何已知的技术例如热氧化、湿法氧化或热氮化来 施加介电层。 一般地说，介电层生长为足以在最终的SSOI结构中提供希 望的绝缘特性的基本上均匀的厚度。然而，典型地，介电层的厚度为至少 约lnm,优选至少约10nm,更优选至少约50nm或者甚至约100nm。在 一个优选实施例中，介电层的厚度为约145nm。^^^合和^^^^橫移
一旦已经制备了供体晶片结构10和处理晶片结构11，形成最终的 SSOI结构包括将供体晶片结构的应变硅层转移到处理晶片结构的介电层 上。现在参考图2， 一般地说，通过使介电层的表面接触应变层的表面以 形成单个接合结构20 (在两个表面之间形成接合界面18)，然后沿着在驰 豫层中的分离或解理平面17解理或分离接合结构，实现该转移。
在接合之前，应变硅层和/或介电层的表面可以可选择地经历清洗和/ 或短时间蚀刻、平面化或者等离子体激活，以为使用本领域已知的技术接 合而准备好它们的表面。不固守特定理论，通常认为在最终的SSOI结构 中应变硅层的表面质量部分地随着接合之前表面质量而改变。另外，* 之前两个表面的质量将对所产生的接合界面的质量或强度有直接影响。
因此，在一些实例中，可以对应变层和/或介电层进行以下工序中的一 者或多者，以在接合之前获得例如低的表面粗糙度(例如小于约0.5mn均 方根(RMS)的粗糙度)(i):通过例如CMP平面化和/或(ii)通过 例如湿法化学清洗工序，例如亲水表面制备工艺(例如，RCASC1清洗工 艺，其中在约65。C下使表面与包含比例为例如1:2:50的氢氧化铵、过氧化 氢和水的溶液接触20分钟，随后用去离子水清洗并干燥)清洗。还可以可 选择地在湿法清洗工艺之后或者替代湿法清洗工艺，对表面中的一者或两 者都进行等离子体激活，以增大所产生的接合的强度。等离子体环境可包 括例如氧、氨、氩、氮、乙硼烷或磷化氢。
如图2所示，通过使应变层14和介电层15的表面组合在一起以形成 接合界面18，将供体晶片结构接合到处理晶片。 一般地说，如果用于实现 接合界面的形成的能量足以确保在随后的加工期间(即，通过沿着驰豫层 中的解理或分离平面17分离的层转移)维持接合界面的完整性，实质上可 以使用本领域中已知的任何技术实现晶片接合。然而，典型地，通过在降 低的压力(例如约50毫乇)下且在室温下使应变层与介电层的表面接触， 随后在升高的温度(例如，至少约200°C、 300°C、 400°C，或者甚至500 匸)下加热足够的时间周期(例如，至少约10秒、100秒、1000秒，或者甚至10,000秒)，实现晶片接合。例如，可在约300"C下进行加热持续约 3600秒。所产生的界面的接合强度大于约500mJ/m2、约1000mJ/m2、约 1500mJ/m2,或者约2000mJ/m2。
现在参考图3,在已形成接合界面18之后，使所产生的接合结构20 经历足以在驰豫层13内导致沿分离或解理平面18断裂的条件。 一般地说， 可以使用本领域中已知的技术例如热或机械诱导解理技术，实现该断裂。 然而，典型地，通过在惰性(例如氩或氮)气氛或环境条件下，在至少约 200°C、 300"C、 400X:、 500。C、 600°C、 700°C，或者甚至800。C下(温度 在例如约200X:至约800。C，或者约250'C至约650'C的范围内)退火M 结构至少约10秒、100秒、1000秒，或者甚至10,000秒的时间周期(温
度越高，需要的退火时间越短，反之亦然)，实现断裂。
在这一点上，应注意，在可选实施例中，可以单独通过^li械力或者通 过机械力结合退火的方式，导致或实现该分离。
再次参考图3，在分离时，形成两个结构(30和31)。由于在驰豫层 13中沿着分离或解理平面17发生接合结构20的分离，在两个结构的部分 中保留了部分驰豫层(即部分驰豫层与应变层一起^C转移)。结构30包括 供体晶片12和驰豫层13的某部分。结构31包括处理晶片16、介电层15 和应变硅层14，在应变硅层14的表面上是驰豫层13的剩余部分33。
剩余的驰豫层33的厚度(T)约等于在晶片接合之前离子被注入驰豫 层的深度。因此，典型地，T大于约10nm、 15nm或者甚至20nm。例如， 在一些实例中，剩余层可以可选择地为至少约30nm、 50nm、 80nm、 100nm、 120nm厚或者^f"。
在已经实现分离之后，可以在升高的温度(例如，范围在600-1250X: 的温度)下进一步退火所产生的结构31 (即，在分离之后其上具有应变层 的结构)，以进一步增强应变层与介电层之间的接合。
^^脊移之^潜乂 (/Z"MJ^^^4面
现在参考图3和4,在已将应变硅层14转移到处理晶片16从而形成 结构31之后，对结构31进行附加的加工，以产生具有对于在其上器件制造所希望的特性的应变#面。这样的特性将在此在下面进一步限定，包 括例如降低的表面粗糙度、和/或降低的光点缺陷浓度、和/或在应变层的表
面上基本上没有Ge。具体地，通过使用包含NH40H、 11202和1120的蚀 刻剂的湿法蚀刻工艺，去除基本上所有的剩余的驰豫^s眭层33。该蚀刻剂 以各种制剂商业可得，通常被称为"SC1"蚀刻剂。如图4所示，最终的 SSOI结构40包括珪处理晶片16和应变硅层14，其间具有介电层15，应 变层的表面基本上没有驰豫层33。
根据各种因素，包括剩余驰豫层(例如SiGe层)的精确组分和蚀刻剂 的选择性，来选择适当的蚀刻组分，其中"选择性，，是指这样的优先速率，
一个优选实施例中，关于与应变硅层被去除的速率相比驰豫的SiGe层#皮去 除的速率，评价蚀刻剂的选择性。SiGe:Si去除的该比率至少部分依赖于在 驰豫SiGe层中Ge的浓度以及蚀刻剂组分。 一般地说，优选较高的选择性， 以便快速去除剩余的驰豫SiGe层，同时保留尽可能多的应变珪层。即，优 选快速发生蚀刻工艺，同时去除剩余的驰豫层，但是一旦去除了基本上所 有的驰豫层，蚀刻工艺突然停止。
如上所述，剩余层中Ge的浓度为至少约10%的Ge，在一些实例中， 可以为至少约15%、约20%、约25%、约35%、约50%或更高(例如， 60%、 70%、 80%、卯％或更高)。然而，在一个优选实施例中，SiGe层 的Ge浓度范围为至少约10%至小于约50%、或者至少约15%至小于约 35 % ,其中最优选约20 %的Ge浓度。
典型地，蚀刻剂包含NH40H、 H202~H20，其比率足以从处理晶片 去除剩余的驰豫SiGe层且SiGe:Si的选择性为至少约3:l。然而，优选地， 蚀刻剂包含NBUOH、 11202和1120，其比率足以获得至少约3.5:1,更优选 至少约4:1，进一步更优选至少约4.5:1，再进一步更优选至少约5:1或更 高的选捧性。
通常，蚀刻剂包含比率为约1:1:200至约1:1:10，或者约1:1:100至约 1:1:25的NH4OH:H202:H20。可选地，蚀刻剂包含比率为约1:2:200至约1:2:10，或者约1:2:100至约1:2:25的NH4OH:H202:H20。在一个优选实 施例中，蚀刻剂包含比率为约1:2:50的NH4OH:H202:H20。
一般地说，蚀刻工艺的持续时间和工艺发生的温度足以基本上去除剩 余的驰豫SiGe层，如这里在别处所详述的。然而，典型地，将处理晶片暴 露于蚀刻剂约10分钟至约500分钟之间，优选约10分钟至约400分钟之 间，更优选约10分钟至约300分钟之间。另外，典型地在约IO'C至约100 。C之间，优选在约20。C至约90。C之间，更优选在约30。C至约80C之间(温 度越低，使用越长的蚀刻时间，反之亦然)的温度下蚀刻处理晶片。在一 个实施例中，在约65X:下发生持续约200分钟的蚀刻。
在蚀刻工艺期间，典型地应用搅拌，以便于去除剩佘的驰豫SiGe层， 由此典型地能够实现较短的蚀刻持续时间。在一个优选实施例中，采用兆 声搅拌或处理。才艮据本发明以典型地范围在约5至约1500瓦特的功率水平 下进行兆声蚀刻。然而，在其它实施例中，兆声蚀刻的功率的范围可在约 10至约1250瓦特、约25至约1000瓦特、约50至约750瓦特，或者约200 至约600瓦特。
本发明的蚀刻工艺产生其表面具有对于随后的器件制造所希望的特性 的SSOI结构。 一个这样的特性是剩余的驰豫层被"基本上去除"的程度， 即SSOI表面"基本上没有"剩余的驰豫层的程度。可以通过确定在蚀刻 工艺之后保留在SSOI表面上的非硅元素的水平，来测量该特性。这里， 探测集中在起初包含在驰豫层中的非硅元素上。例如，在本发明的其中 SiGe作为驰豫层的实施例中，测量在SSOI表面上剩余的来自驰豫SiGe 层的剩余Ge的水平。剩余的Ge会影响随后的器件制造或操作。因此，根 据本发明，在蚀刻之后，应变硅表面基本上没有驰豫层，由此包含小于约 1.0 x 1010 Ge原子/cm2，优选包含小于约7.5 x 109 Ge原子/cm2，小于约5.0 x 109 Ge原子/cm2,小于约7.5 x 108 Ge原子/cm2，或者甚至小于约5.0 x 108 Ge原子/cm2。最优选地，SSOI表面包含实质上探测不到的Ge原子(目 前的探测极限为约3.0 x 108 Ge原子/cm2 )。
在这一点上，应注意，可以使用本领域中已知的方法，例如通过电感耦合等离子体质谱仪(ICP-MS)(例如由Agilent Technology生产的 HP4500 ICP-MS )，确定在应变层中剩余Ge的浓度。
在本发明的另一方面中，所产生的应变硅层的蚀刻表面还具有浓度减 少的光点缺陷，或者说LPD。光点缺陷是限制适用器件的成品率的许多缺 陷中的一种，这些适用器件可由给定晶片或者在本实例中绝缘体上应变硅 结构获得。可使用本领域中已知的技术，包括例如由KLA-Tencor生产的 SurfScanSPl，探测这样的缺陷。
虽然最高目标是在SSOI表面上完全消除LPD，但在加工期间仍会形 成LPD。因此，优选尽可能多地减小这样的LPD的尺寸和浓度。换句话 说，虽然一些硅技术产生或者具有如优选的最小尺寸的高浓度LPD,或者 相对大尺寸的低浓度LPD,但本发明产生具有相对较小尺寸的低浓度 LPD。具体地，根据本发明，SSOI表面包括小于约0.35LPD/cm2，所述 LPD的平均Latex球等效直径小于约1微米，优选小于约0.5微米，更优 选小于0.3微米。优选地，SSOI表面包括小于约0.30LPD/cm2，小于约 0,25LPD/cm2,小于约0.20LPD/cm2，小于约0.15LPD/cm2，或者小于约 0.10LPD/cm2。更优选地，SSOI表面包括实质上不可探测的LPD (在当前 探测极限下可探测的LPD的直径必须为至少0.3微米)。
在本发明的又一方面中，应变硅表面具有低的表面M度，这导致可 在其上更可靠地制造器件。通常，应变#面的RMS粗糙度小于约l.Onm。 优选地，应变i^面的RMS粗糙度小于约0.75nm,更优选小于约0.5nm， 进一步更优选小于约0.25nm。
根据本发明制造的绝缘体上应变硅结构可用于制造其中减小的泄漏电 流、较低的电容和提高的栽流子迁移率是所希望特性的任何器件。例如， 本发明的SSOI结构适合用于制造EMOS、 PMOS、 MOSFET、 FinFET、 CMOS以及双极CMOS器件。该列举决不旨在限制或概括。
进一步通过以下实例示例本发明。
实例
使用本领域中常用的技术制备未加工的SOI结构，以便在分离之后，所产生的结构包括处理晶片、Si02层、Si02层上的应变硅层、以及应变硅 层上的剩余的驰豫SiGe层，剩余的驰豫层的厚度为120nm。然后在约65 'C下将该结构暴露于比率为1:2:50的NH4OH:H202:H20蚀刻剂持续240 分钟，同时施加约1500W的兆声处理，以从应变层表面基本上去除剩余的 驰豫层。
评价所产生的应变>^面的RMS粗糙度、剩余Ge浓度以及LPD浓 度。使用30|nm x 30nm的视场，^^面呈现约0.8nm的RMS粗糙度。此 外，测得剩余Ge浓度为约1.0xl01G Ge原子/cm2。最后，探测到的LPD 浓度为约0.35LPD/cm2，而Latex球等效直径测得为约0.15nm或更大。
本发明不限于上述实施例，且可以有多种修改。对优选实施例的上述 描述仅仅旨在使得本发明领域的其他技术人员认识其原理及其实践应用，
于具体应用的要求。
关于在该整个说明书(包括以下的权利要求书)中词语"包括"或"包 含，，的使用，应注意，除非上下文另有要求，基于且清楚地理解它们是包 容性的，而不是排他性的，以及这些词语中的每一个旨在解释为解释该整 个说明书，而使用这些词语。
权利要求
1.一种制备绝缘体上应变硅结构的方法，所述方法包括以下步骤在供体晶片的表面上形成驰豫含硅层；在所述驰豫含硅层的表面上形成应变硅层；在处理晶片的表面上形成介电层；接合所述供体晶片和所述处理晶片，以形成接合结构，其中在所述应变硅层与所述介电层之间形成接合界面；沿着所述驰豫含硅层内的分离平面分离所述接合结构，以便所述处理晶片上的所述应变硅层在其表面上具有厚度为至少约10nm的剩余的驰豫含硅层；以及蚀刻所述分离的处理晶片，以基本上去除所述剩余的含硅层，从而暴露所述应变硅层的表面。
2. 根据权利要求l的方法，其中所述驰豫含硅层的晶格常数与纯硅的 晶格常数显著不同。
3. 根据4又利要求1的方法，其中所述驰豫含珪层包括SiGe。
4. 根据权利要求3的方法，其中所述蚀刻包括使所述SiGe层与具有 大于3:1的SiGe:Si选择比的蚀刻剂接触。
5. —种制备绝缘体上应变硅结构的方法，所述方法包括以下步骤 在供体晶片的表面上形成驰豫含硅层，所述驰豫含硅层包括具有至少约10。/。的Ge的SiGe;在所述驰豫含硅层的表面上形成应变硅层； 在处理晶片的表面上形成介电层；接合所述供体晶片和所述处理晶片，其中在所述应变硅层与所述介电 层之间形成接合界面；沿着所述驰豫含硅层内的分离平面分离所述接合结构，以便所述处理 晶片上的所述应变硅层在其表面上具有剩余的驰豫含硅层；以及蚀刻所述分离的处理晶片，以基本上去除所述剩余的含硅层，从而暴露所述应变硅层的表面，其中所述蚀刻包括将所述处理晶片暴露于具有至少约3:1的SiGe:Si选择比的蚀刻剂。
6. 根据权利要求1或5的方法，其中所述蚀刻包括使所述剩余的驰豫 含硅层与包含氨的蚀刻剂接触。
7. 根据权利要求1或5的方法，其中使用兆声搅拌进行所述蚀刻。
8. 根据权利要求1或5的方法，其中在所述蚀刻之后，所逸暴露的应 变硅层表面具有小于约l.Onm的RMS粗糙度。
9. 根据权利要求1或5的方法，其中在所述蚀刻之后，所逸暴露的应 变硅层表面具有小于约0.35LPD/cm2。
10. 根据权利要求1或5的方法，其中在所述蚀刻之后，所逸暴露的 应变硅层具有小于约1.0 x 101G Ge原子/cm2的Ge浓度。
11. 根据权利要求1或5的方法，其中基本上沿着在所述驰豫含硅层 的表面下方至少约10nm的深度处的分离平面将离子注入到所述驰豫含硅 层中。
12. 根据权利要求1或5的方法，其中所述处理晶片和所述供体晶片 具有至少约200mm的直径。
13. 根据权利要求1或5的方法，其中在所述蚀刻之后，所述应变硅 层具有约lnm至约100nm之间的厚度。
14. 一种绝缘体上硅结构，包括应变硅层、处理晶片、以及其间的介 电层，其中所述应变硅层的表面具有小于约0.35LPD/cm2。
15. 根据权利要求14的绝缘体上硅结构，其中所述应变硅层的表面具 有小于约l.Onm的RMS粗糙度。
16. 根据权利要求14的绝缘体上硅结构，其中所述应变硅层具有小于 约1 x 101Q Ge原子/cm2的Ge浓度。
17. —种绝缘体上硅结构，包括应变硅层、处理晶片、以及其间的介 电层，其中所述应变硅层的表面具有小于约lxlO"Ge原子/cii^和小于约 lnm的RMS粗糙度。
18. 根据权利要求14或17的绝缘体上硅结构，其中所述应变珪层的表面具有小于约0.75nm的RMS粗糙度。
19. 根据权利要求14或17的绝缘体上硅结构 有至少约200mm的直径。
20. 根据权利要求14或17的绝缘体上硅结构 有小于约7.5 x 109 Ge原子/cm2的Ge浓度。
21. 根据权利要求14或17的绝缘体上硅结构 有约lnm至约100nm之间的厚度。其中所述处理晶片具 其中所述应变硅层具 其中所述应变硅层具
全文摘要
本发明旨在一种绝缘体上应变硅(SSOI)结构，其具有改善的表面特性，例如降低的粗糙度、低的LPD浓度以及较低的污染，本发明还旨在一种制造该结构的方法。
文档编号H01L21/762GK101292341SQ200680031186
公开日2008年10月22日 申请日期2006年8月2日 优先权日2005年8月26日
发明者A·M·琼斯, L·费 申请人:Memc电子材料有限公司