半导体器件、半导体芯片、芯片间互连测试方法以及芯片间互连切换方法

专利名称：半导体器件、半导体芯片、芯片间互连测试方法以及芯片间互连切换方法
技术领域：
本发明涉及一种半导体芯片、具有多个半导体芯片的半导体器件、 芯片间互连测试方法以及芯片间互连切换方法。
背景技术：
随着半导体集成电路的微型化，集成度不断增加，增加CPU性能和增加存储容量取得了进展。然而，对于半导体的微型化存在限制， 现在要求获得更大集成度的新技术。作为这种技术的一种实例，提出 其中半导体芯片被层叠的三维半导体。在JP-A-H04-196263中公开的一种用于层叠半导体芯片以实现大 规模集成电路而不改变芯片面积的方法(在下文称为专利文献l)，其 中存储电路被集成在半导体集成电路单元上层叠的分离芯片中。此外，在JP-A-2002-026283中描述了其中在多个层中实现存储单元 阵列并具有更大容量的多层存储器结构(在下文称为专利文献2)。实现半导体芯片作为多层结构，除了芯片平面内的现有布线之外， 需要芯片间互连。这种芯片间互连的一个实例是直通型互连，直通型 互连从芯片的半导体衬底的正面穿通到反面，以实现布线密度的增加。在Japanese Journal of Applied Physics (40， 3032 (2001)中的K. Takahashi等人的报告中，通过减小半导体芯片的硅衬底的厚度至50/mi， 形成从衬底的正面穿通到反面的10/mi正方形孔，然后用金属填充这些 孔，对于芯片间互连形成直通型互连。通过这些直通型互连的方式，芯片间互连可以被两维地布置在芯片表面内，以及可以形成几百个芯 片间互连。但是，当通过直通型互连形成几百个芯片间互连时，仅仅1%的直 通型互连缺陷率导致接近零成品率的满意的层叠半导体器件。由此， 额外的芯片间互连必须用于提供冗余度。作为用于芯片间互连的一种 冗余度挽救方法，作为器件制造工序中的测试步骤，在芯片间互连的 电导率测试中规定具有断开或短路的缺陷芯片间互连。基于该测试结果，使用每个层叠半导体器件的芯片中装备的熔丝来编程缺陷点的地 址。然后，当使用该器件时，基于该编程地址，缺陷芯片间互连的路 径被切换到预备的芯片间互连的路径。但是，该方法对于每个层叠半 导体器件需要测试步骤和熔丝编程步骤，且因此是昂贵的。当器件中的芯片间互连的数目是100或更多时，规定一个缺陷互连 需要七个或更多位的地址代码，以及当存在多个缺陷芯片间互连时， 对于每个缺陷互连的数目需要该地址代码的量。对于每一位熔丝面积占用几百Mm2，被熔丝占据的芯片表面的量随熔丝数目增加而变得显著。此外，当在芯片层叠之前进行测试芯片间互连的步骤时，由于层 叠芯片时连接芯片间互连时的电导率的缺陷而发生的故障不能被挽 救。另一方面，当在芯片层叠之后进行测试步骤时，封装在芯片上的 熔丝被掩埋在层叠芯片中，由此防止激光熔丝的使用，该激光熔丝由 从芯片的正表面照射的激光切断。即使当被掩埋时，电熔丝也可以被 编程，但是这种熔丝仅刚开始被实际使用，因此它们的实用性被限制。在JP-A-2003-309183 (在下文称为专利文献3)中公开一种在完成 半导体器件之后，使用并入的电路来测试和挽救芯片间互连缺陷的技 术，该技术不同于其中在芯片制造的工序过程器件执行芯片间互连缺 陷的测试工序和挽救的上述方法。在该方法中，用于进行芯片间互连的电导率测试的测试信号的数据被全部传输到芯片间互连的发送侧。 在这些测试信号数据通过每个单独的芯片间互连之后，所有发送侧和 接收侧数据被传输到在芯片内的特定点设置的匹配判定电路，以将接 收侧上的测试信号数据与初始测试信号数据比较。在这些数据的传输 中，连接触发器并扫描数据。另外，还示出其中为每个芯片间互连提 供匹配判定电路的形式，但是在此情况下，通过再次使用芯片间互连， 通过芯片间互连之后接受的测试信号被返回到发送侧，接着进行匹配 判定。此外，在所有芯片间互连的两端上需要诸如测试数据存储元件、 测试结果存储元件的部件和连接重布置电路。发明内容在其中层叠芯片的层叠半导体器件中，在器件的使用过程器件， 芯片间互连的测试和挽救是有效的，但是当考虑起动该器件时执行这 些工序时，优选地在短时期中进行一系列操作。当该器件工作时，温 度增加，以及在启动时正常的芯片间互连的电导率可能变得有缺陷。 例如，当芯片温度上升到80。时，芯片和芯片互连之间的热膨胀系数的 差异增加芯片和芯片互连之间的连接断裂的可能性。响应于操作过程 中这种缺陷的发生，寻找一种方法，其中在器件的操作过程中而不是 在器件的启动时，在几个工作频率周期的极其短的时间间隔中进行测 试和挽救。在专利文献3中描述的方法中，测试数据的扫描需要等于芯片间互 连数目的时钟周期的时间间隔，以及即使当为每个芯片间互连设置匹 配判定电路和测试信号时，将接收侧测试数据返回到它们的起点的时 间是必需的，为每个低电平和高电平进行测试，以测试低电平和高电 平信号的传输，此外，收集测试结果和切换布线，因此在该器件的操 作过程中这些工序的执行是有问题的。在层叠半导体器件中的芯片间互连使用的直通型互连的情况下， 特别是考虑芯片间互连的数目增加到几百个或芯片间互连之间的间距低至几十Mm，为了提供用于测试和挽救每个芯片间互连的电路，电路 规模必须被减小。为了解决上述现有技术固有的缺点而实现本发明，其目的是提供 一种半导体芯片、半导体器件、芯片间互连测试方法以及芯片间互连 切换方法，其用于检测芯片间互连的缺陷以及根据检测结果，切换到 正常芯片间互连。用于实现上述目的本发明的半导体器件具有包括以下的结构用 于电连接第一半导体芯片和第二半导体芯片的第一芯片间互连；用于 第一芯片间互连的预备的第二芯片间互连；设置在第一半导体芯片上 用于经由第一芯片间互连发送测试信号到第二半导体芯片的测试信号 发生电路；设置在第二半导体芯片上的判定电路，用于在接收测试信 号时经由第一芯片间互连提供第一控制信号和当不接收测试信号时提 供第二控制信号，该第二控制信号是第一控制信号的反转信号；以及 设置在第二半导体芯片上的切换电路，用于在接收来自判定电路的第 一控制信号作为输入时，设置第一芯片间互连作为电连接第一半导体 芯片和第二半导体芯片的路径，以及在接收第二控制信号作为输入时， 设置第二芯片间互连作为路径。根据本发明，如果来自测试信号发生电路的测试信号从第一半导 体芯片经由第一芯片间互连到达第二半导体芯片，第一芯片间互连被 选为芯片间路径。另一方面，如果该测试信号没有到达第二半导体芯 片，那么判定第一芯片间互连中的故障，以及作为预备互连的第二芯 片间互连被选为该路径。在本发明中，用于电连接多个半导体芯片的芯片间互连经受用于 检査芯片间互连是否起作用的判定，并根据该判定结果，执行切换到 正常芯片间互连。如果可以在几个工作频率周期内执行从判定到切换 的这些工序，那么即使当半导体器件的操作过程中芯片间互连变得有缺陷时，也可以实现复位到预备的芯片间互连。


图l示出了示例性实施例的层叠半导体器件的结构实例的示意性视图；图2示出了用于连接图1所示的电路100A和电路100B的互连的实例。图3示出了芯片间互连切换方法的过程的流程图；图4示出了测试判定电路的结构的实例；图5示出了测试判定电路的另一结构的实例；图6示出了在常备的芯片间互连正常时和在芯片间互连有缺陷时 的信号波形；图7示出了其中在芯片A上设置多个常备芯片间互连的结构的实例 的示意性视图；图8示出了在芯片A上也进行常备和预备的芯片间互连之间的选择 时的电路结构的实例；图9是工作实例1的层叠半导体器件的示意性视图； 图10示出了芯片A和芯片B的冗余度挽救电路结构的实例； 图11示出了通过图10中所示的结构的工作产生的信号波形； 图12A示出了工作实例2的层叠半导体器件的结构实例的示意性视图；图12B是图12A所示的层叠半导体器件的冗余度切换部分的放大 视图；以及图13示出了图12A中所示的芯片C和芯片D的冗余度挽救电路结构的实例。参考数字的说明 4 测试信号发生电路 8 测试判定电路 1-3， 5， 6 三态缓冲器具体实施方式
本发明的半导体器件包括用于传送测试信号到芯片间互连的电 路；用于根据该测试信号是否被接收到来判定芯片间互连是否有缺陷 的电路；以及用于切换具有故障的芯片间互连到预备芯片间互连的电 路。接下来说明本示例性实施例的半导体器件。下面的说明考虑具有 其中层叠多个半导体芯片的结构的层叠半导体器件。图l示出了示例性实施例的层叠半导体器件的结构实例的示意性 视图。如图1所示，层叠的半导体器件具有其中在芯片B上层叠芯片A的 结构。在芯片A上设置电路100A，以及在芯片B上设置电路100B。在芯 片A和芯片B之间设置用于在芯片之间传送信号的芯片间互连。芯片间 互连包括常备芯片间互连110，此外，包括预备芯片间互连120，其当 常备芯片间互连110由于断开或短路变得有缺陷时，变为代替该常备芯 片间互连110的互连。此外，常备芯片间互连110和预备芯片间互连120 是直通型互连，以及在图l中被示意地示出。图2示出了用于连接图1所示的电路100A和电路100B的互连实例。如图2所示，在接合芯片A上的电路100A和常备芯片间互连110的 布线中串联连接三态缓冲器l。此外，电路100A和三态缓冲器1之间的 接合点通过布线连接到预备芯片间互连120，且在该布线中间串联三态 缓冲器2。更进一步，测试信号发生电路4被连接到三态缓冲器1和常备 芯片间互连110之间的接合点。此外，在该接合点和测试信号发生电路 4之间串联连接三态缓冲器3。在芯片B上，在接合电路100B和常备芯片间互连110的布线中串联 连接三态缓冲器5。此外，预备芯片间互连120通过布线连接到电路100B 和三态缓冲器5之间的接合点，以及在该布线的中间串联三态缓冲器6。 更进一步，测试判定电路8被连接到三态缓冲器5和常备芯片间互连110 之间的接合点。在该接合点和测试判定电路8之间串联连接三态缓冲器 7。测试判定电路S和三态缓冲器5通过布线连接，以及从测试判定电路 8提供的信号被作为控制信号施加到三态缓冲器5。根据作为输入而接收的控制信号的电平，图2中所示的三态缓冲器 进入连接内部(IN)和外部(OUT)的"启用"状态，或反之，进入高 阻态。进入高阻态导致相当于内部与外面绝缘的状态。在图2所示的情 况中，当控制信号具有低电平电压时，在控制信号输入端具有周期的 三态缓冲器l， 2和5被启用。当控制信号具有高电平电压时，在控制信 号输入端缺乏周期的三态缓冲器6被启用。在芯片A上，如果三态缓冲器1和2被启用，那么来自电路100A的 信号被发送到常备芯片间互连110和预备芯片间互连120。在芯片B上， 连接到常备芯片间互连110的输出的三态缓冲器5或连接到预备芯片间 互连120的输出的三态缓冲器6被启用。如果在常备芯片间互连110中没 有诸如故障的问题，来自测试判定电路8的控制信号使得常备芯片间互 连110侧上的三态缓冲器5进入启用状态，且常备芯片间互连110被选为 到电路100B的信号路径。如果常备芯片间互连110有缺陷，那么来自测 试判定电路8的控制信号使得预备芯片间互连120侧上的三态缓冲器6 进入启用状态，以及预备芯片间互连120被选为到电路100B的信号路 径。三态缓冲器5和6用作用于选择芯片间互连的切换电路。接下来说明图2所示的电路的工作。图3示出了芯片间互连切换方 法的过程的流程图。信息"l"对应于信号电平的高电平，以及信息"O" 对应于信号电平的低电平。在启动层叠半导体器件时，从芯片B上的测试判定电路8到三态缓冲器5和6的输出被设为初始值"1"，由此在初始状态中，预备芯片间互 连120被选为发送信号到电路100b的芯片间互连。接下来，为了测试芯片间互连，从芯片A的电路100A的芯片间互 连的路径上的三态缓冲器1和2被从启用状态切换为高阻抗，以启用从 测试信号发生电路4连接到常备芯片间互连110的路径上的三态缓冲器 3。在该状态中，该测试信号被经由常备芯片间互连110发送到芯片B(步 骤IOI)。测试判定电路8判定来自芯片A的测试信号是否被接收到(步骤 102)。如果常备芯片间互连110是正常的，那么该测试信号被传输到 芯片B并被发送到测试判定电路8。测试判定电路8在接收作为控制信号 的测试信号时，将其输出从初始值"1"改变为"0"(步骤103)。该值被 保存在测试判定电路8中作为判定结果。在从测试判定电路8接收信息 "O"作为控制信号时，三态缓冲器5进入启用状态。另一方面，三态缓冲 器6的启用状态被取消，由此常备芯片间互连110被选为路径(步骤 104)。相反地，如果在步骤102中常备芯片间互连110有缺陷，那么从测 试信号发生电路4提供的测试信号没有被发送到测试判定电路8。在此 情况下，作为判定结果保存在测试判定电路8中的值保持初始值'T'，而 不改变(步骤105)，由此传送信号到电路100B的芯片间互连是在初始 状态中被选择的预备芯片间互连120 (步骤106)。通过检查源于步骤102的判定结果的测试判定电路8的输出信号， 常备芯片间互连110可以被判定为正常或有缺陷。结果，从步骤101至 103和步骤105的工序相当于用于检査常备芯片间互连110是否正常的 测试方法的过程。此外，在规定时间，在两个芯片之间进行图3所示的 测试方式和互连切换方法，以及进行这些测试的次数不限于一次，以及可以是多次。如果常备芯片间互连110是正常的，那么芯片B的测试判定电路8的判定结果是"0"。该判定结果被应用为到芯片B的芯片间互连的输出 部分中的三态缓冲器5和6的输入，作为开关控制信号。然后预备芯片 间互连120侧上的三态缓冲器6进入高阻态，常备芯片间互连110侧上的 三态缓冲器5进入启用状态，以及该路径切换到常备芯片间互连IIO。 另一方面，如果常备芯片间互连110有缺陷，那么测试判定电路8的判 定结果保持为"l"而不改变，以及因此预备芯片间互连120保持在选择状 态。接下来说明测试判定电路8。图4示出了测试判定电路的结构实例。如图4所示，测试判定电路8 具有一结构，包括触发电路30，以及进行通过芯片间互连交换的数据 的频率级别的测试判定。与该工作频率下重复低电平和高电平的数据 等效的触发波形被取作测试信号。经过芯片间互连到触发电路30的时钟输入端的触发波形信号的施 加使得数据输入值的输出时序不同，这取决于触发电路30的类型。当 触发电路30是检测时钟输入波形的上升沿的类型时，当输入测试信号 从低电平转变到高电平时，触发电路30提供数据输入值。当触发电路 30是检测时钟输入波形的下降沿的类型时，当输入测试信号从高电平 转变到低电平时，触发电路30提供数据输入值。由此，不论那种状况， 触发电路30的数据输出首先被设为"1"，以及如果数据输入成为"O"，只 有当在时钟端接收触发信号作为输入时，该输出改变为"0"。图5示出了测试判定电路的另一结构的实例。如图5所示，测试判 定电路8是包括其中两个触发电路34和35被串联连接的移位寄存器的 结构。在此情况下，只有当到时钟端的触发波形进行从低电平到高电平的两次或更多次转变时，该输出才转变为"O"，因此允许更可靠的判定。接下来通过信号波形描述上述操作。图6示出了当常备芯片间互连正常时和当芯片间互连有缺陷时的 信号波形。在此情况下，测试判定电路8具有包括检测上升沿的类型的 一个触发电路的结构。当通过控制信号TEN启用图2中所示的芯片A的三态缓冲器3和芯 片B的三态缓冲器7时，开始该测试模式。芯片A的测试信号发生电路4 发送测试信号TSG的触发波形到常备芯片间互连llO。当常备芯片间互 连110正常时，测试信号TSG被作为输入施加到图4所示的芯片B的测试 判定电路8的触发电路30的时钟输入端。当接收的测试信号TSG从低电 平转变到高电平时，触发电路30提供数据输入值"0"到输出端。如图6 所示，在测试信号TSG上升时，输出值SWB变为由实线所示的低电平。另一方面，当常备芯片间互连UO由于例如断开，而变得有缺陷时， 触发电路30的时钟输入端保持高阻态，或在短路的情况下，变为固定 电压如地电位或电源电位，保持在该电压而不改变。结果，触发电路 30保持提供初始值"1"的状态且不提供数据输入值"0"到输出端。如图6 所示，输出值SWB保持由虚线所示的高电平。通过该测试方式，通过仅仅检测从低电平到高电平的一次转变， 可以进行考虑高电平信号的传输和低电平信号的传输的判定。换句话 说，不需要比较发送侧上的高电平信号和接收侧上的高电平或发送侧 上的低电平和接收侧上的低电平。此外，如图4所示，触发电路30的输出值SWB不改变切换常备芯片 间互连110和预备芯片间互连120的三态缓冲器27和28的控制信号，且因此在测试的同时切换该互连。如果在最小的一个数据芯片间输入/输出周期中从测试到互连切 换的处理完成，不仅在器件的启动时而且在操作过程中可以适当地插 入测试和互连切换操作。这些性能对于处理操作过程中芯片温度上升 时发生的芯片之间的互连缺陷是有效的。用于一个常备芯片间互连的上述测试和互连切换控制需要的最小 电路结构是接收侧芯片B上的测试判定电路的一个触发电路、两个三态缓冲器、 一个预备芯片间互连以及一个三态缓冲器，如图4所示。另一 方面，在如图2所示的发送侧芯片A上测试信号发生电路是必需的。但 是，该测试信号是其中低电平电压和高电平电压重复的触发信号，以 及用于电路100A的同步的时钟信号或频分时钟信号因此可以被用作该 测试信号，由此不必添加诸如测试信号发生电路的新电路。由此，即 使当芯片间互连的数目约为几百个的量级时，用于测试和切换的电路 规模也可以保持较小。通过图2的结构进行芯片间互连的冗余度挽救的测试和自动切换， 但是来自电路100A的信号流向常备芯片间互连和预备芯片间互连。考 虑互连的充电和放电的功耗，选择芯片间互连的输入侧上的任何一个 路径也是有利的。接下来说明通过用于多个常备芯片间互连的一个预备芯片间互连 进行冗余度挽救的情况。图7示出了其中在芯片A上设置多个常备芯片间互连的结构的实例 的示意性视图。如图7所示，在芯片A上设置电路100A、电路100A'和电路100A"。 电路100A通过三态缓冲器9连接到常备芯片间互连llla且通过三态缓冲器10连接到预备芯片间互连121。电路100A'通过三态缓冲器11连接到 常备芯片间互连111A"且通过三态缓冲器12连接到预备芯片间互连 121。电路100A"通过三态缓冲器13连接到常备芯片间互连111A'"以及通 过三态缓冲器14连接到预备芯片间互连121。当通过如图2所示的一个预备芯片间互连为一个常备芯片间互连 实现冗余度挽救时，不必选择输入侧上的哪个常备芯片间互连和预备 芯片间互连到芯片A上的芯片间互连，但是对于从芯片B上的芯片间互 连的输出端，选择是必须的。相反，当通过用于多个常备芯片间互连 的一个预备芯片间互连实现冗余度挽救时，在到该芯片间互连的输入 侧上选择如图7所示的哪个常备芯片间互连和预备芯片间互连是必需 的，以将有缺陷的常备芯片间互连与其他正常的常备芯片间互连相区 分。图S示出了在芯片A上也进行常备和预备芯片间互连的选择时的芯 片A和芯片B的电路结构的实例。如图8所示，芯片A的电路100A经由三态缓冲器15连接到常备芯片 间互连110以及经由三态缓冲器16连接到预备芯片间互连120。测试信 号发生电路19经由三态缓冲器17连接到布线的接合点，该布线的接合 点连接电路100A和预备芯片间互连110。此外，测试判定电路20经由三 态缓冲器18连接到相同的接合点。当控制信号是低电平时，三态缓冲 器15和18被启用，以及当控制信号是高电平时，三态缓冲器16和17被 启用。考虑芯片B，电路B经由三态缓冲器21连接到常备芯片间互连110， 以及经由三态缓冲器22连接到预备芯片间互连120。测试信号发生电路 25经由三态缓冲器23连接布线的接合点，该布线的接合点连接电路 IOOB和常备芯片间互连IIO。此外，测试判定电路26经由三态缓冲器24 连接到相同的接合点。当控制信号是低电平时，三态缓冲器21和23被启用，以及当控制信号是高电平时，三态缓冲器22和24被启用。 接下来说明图8所示的电路结构的工作。当层叠半导体器件被启动时，芯片A和芯片B上的测试判定电路20 和26的输出被设为初始值"1"，由此在它们的初始状态中，常备芯片间 互连110之前和之后的三态缓冲器15和21处于高阻态。此外，预备芯片 间互连120之前和之后的三态缓冲器16和22处于启用状态，由此电路 100A和电路100B处于其中不通过常备芯片间互连110而是通过预备芯 片间互连120进行信号交换的状态。接下来芯片A的测试信号发生电路19提供并发送测试信号到常备 芯片间互连IIO。当常备芯片间互连110正常时，该测试信号被传输到 芯片B并作为输入被施加到测试判定电路26。在接收该测试信号时，测 试判定电路26改变判定结果为"0"并保存该值，在初始状态中，该判定 结果是"1"。当测试判定电路26的输出变为"0"时，该判定结果用作切换 控制信号，以启用三态缓冲器21和将三态缓冲器22设置为高阻抗，以 及在芯片B上，具有电路B的路径从预备芯片间互连120切换到常备芯片 间互连IIO。当常备芯片间互连110有缺陷时，从芯片A提供的测试信号不被发 送到芯片B的测试判定电路26。在此情况下，在测试判定电路26中保存 作为判定结果的值是初始值"l"，而不被改变。结果，在芯片B上，预 备芯片间互连120被保持为具有电路100B的路径。芯片B上的测试信号发生电路25提供并发送测试信号到常备芯片 间互连IIO。芯片A的测试判定电路20现在进行如下判定。如果常备芯 片间互连110是正常的，那么测试判定电路20接收该测试信号和提供"0" 作为输出。但是，如果常备芯片间互连110有缺陷，那么测试判定电路 20不接收该测试信号并提供初始值"1"作为输出，而不改变。如果常备芯片间互连110是正常的，那么三态缓冲器15被启用，三态缓冲器16进入高阻态，以及具有电路A的路径从预备芯片间互连120 切换到芯片A上的常备芯片间互连llO。如果常备芯片间互连110有缺 陷，那么预备芯片间互连120被保持为具有芯片A上的电路100a的路径。以此方式，从两个方向测试上和下芯片间互连以及在芯片A和芯片 B上通过常备和预备芯片间互连的任何一个选择路径，当常备芯片间互 连正常时选择常备芯片间互连，以及当常备芯片间互连有缺陷时选择 预备芯片间互连，以执行冗余度挽救。即使当存在多个芯片间互连时，通过每个芯片间互连，同时进行 向上和向下双向测试并自动切换路径。即使当存在三个或更多层叠芯 片时，实现用于每个芯片的上述方法允许对于多个芯片同时进行用于 冗余度挽救的路径的测试和自动切换。由此，在启动时或在层叠半导 体器件的操作过程中，可以在短时间间隔中进行芯片间互连的测试和 冗余度挽救。此外，使得测试信号的传输时机和传输时段对应于芯片A和芯片B 之间交换的数据的输入/输出周期。如果在数据输入/输出的一个周期内 完成从测试到互连切换的处理，不仅在器件的启动时而且在操作过程 期间也可以适当地插入测试和互连切换操作。在本发明中，用于电连接多个半导体芯片的芯片间互连经受判定， 用于检査芯片间互连是正常或有缺陷，以及根据该判定结果切换到正 常的芯片间互连。如果在几个工作频率周期中进行从该互连的判定到 切换的处理，即使当在半导体器件的操作过程中芯片间互连变得有缺 陷时，也可以实现复位到预备芯片间互连。此外，与通过熔丝的现有 晶片测试和挽救方法相比，本发明不仅减小制造时测试工序的成本而 且消除熔丝的需要。工作实例l接下来参考

本工作实例的层叠半导体器件的结构。图9是 本工作实例l的层叠半导体器件的示意性视图。如图9所示，本工作实例的层叠半导体器件具有其中在芯片B上层 叠芯片A的结构。在芯片A上设置电路100A和电路100A'。在芯片B上设 置电路100B和电路100B'。通过常备芯片间互连111A、常备芯片间互连 111A'以及预备芯片间互连121实现芯片之间的连接。在本工作实例中，芯片A和芯片B被层叠，为了从芯片A传送信号 到芯片B，设置两个常备芯片间互连和一个预备芯片间互连。当两个常 备芯片间互连的任何一个中发生电气缺陷如断开或短路时，通过切换 缺陷芯片间互连到预备芯片间互连的传输路径实现冗余度挽救。接下来说明图9所示的芯片A和芯片B的冗余度挽救电路的结构。 图10示出了芯片A和芯片B的冗余度挽救电路结构的实例。如图10所示，在芯片A上的各自的路径上设置用于选择从电路 100A到常备芯片间互连111A的路径的三态缓冲器36和用于选择从电路 100A到预备芯片间互连121的路径的三态缓冲器37的每一个。此外，在 各自的路径上设置用于选择从电路100A'到常备芯片间互连111A'的路 径的三态缓冲器38和用于选择从电路100A'到预备芯片间互连121的路 径的三态缓冲器39的每一个。在芯片A上设置用于发送测试信号到芯片B的测试信号发生电路 44和用于判定从芯片B接收的测试信号的触发电路45和46。芯片A的测 试信号发生龟路44经由三态缓冲器40连接到常备芯片间互连111A的路 径。测试信号发生电路44经由三态缓冲器42进一步连接到常备芯片间 互连l 11 A'的路径。触发电路45经由三态缓冲器41连接到来自常备芯片间互连llla的路径。触发电路46经由三态缓冲器43连接到来自常备芯片 间互连111A'的路径。作为输入施加到三态缓冲器40和41的控制信号选 择来自测试信号发生电路44的测试信号被发给芯片B或从芯片B接收的 测试信号被施加到触发电路45作为输入。三态缓冲器42和43也分别类 似于三态缓冲器40和41地工作。如图10所示，在芯片B上的各自的路径上设置用于选择从常备芯片 间互连111A到电路100B的路径的三态缓冲器47和用于选择从预备芯片 间互连121到电路100B的路径的三态缓冲器48的每一个。在各自的路径 上设置用于选择从常备芯片间互连111B'到电路100B'的路径的三态缓 冲器49和用于选择从预备芯片间互连121到电路100B'的路径的三态缓 冲器50。在芯片B上设置用于发送测试信号到芯片A的测试信号发生电路 55和用于判定从芯片A接收的测试信号的触发电路56和57。芯片B上的 测试信号发生电路55经由三态缓冲器51连接到常备芯片间互连111A的 路径，以及经由三态缓冲器53进一步连接到常备芯片间互连111A'的路 径。触发电路56经由三态缓冲器52连接来自常备芯片间互连llla的路 径。触发电路57经由三态缓冲器54连接来自常备芯片间互连111A'的路 径。施加到三态缓冲器51和52的控制信号选择来自测试信号产生电路 55的测试信号被发送到芯片A或从芯片A接收的测试信号被施加到触发 电路56作为输入。三态缓冲器53和54的工作分别类似于三态缓冲器51 和52。为了在该工作频率给出等于数据的高电平和低电平的重复的触发 波形，在接收工作频率的时钟信号时，测试信号产生电路44和55频分 并提供这些信号。接下来参考图10所示的电路结构实例，说明在启动本工作实例的 层叠半导体器件时进行芯片间互连的测试和冗余度挽救切换的操作，图11示出了由图10所示的结构的工作产生的信号波形。这里假定常备 芯片间互连111A有电气缺陷，常备芯片间互连111A'是正常的。首先，对于四个位置中的测试判定电路的触发电路45， 46， 56和 57，输出被设为初始值'T'，由此选择预备芯片间互连121的路径且不选 择常备芯片间互连111A和111A'。为了测试常备芯片间互连111A和111A'是正常或有缺陷的，高电平 控制信号TEN被时加到三态缓冲器40和三态缓冲器42作为输入，以及这 些电路处于启用状态(图11中的虚线T1)。芯片A的测试信号发生电路 44产生低电平和高电平触发信号TSG，并发送该触发信号到三态缓冲器 40和42作为测试信号。常备芯片间互连111A有电气缺陷，且因此从三 态缓冲器40发送的触发信号不到达芯片B。常备芯片间互连111A'是正 常的，且因此从三态缓冲器42发送的触发信号到达芯片B。在芯片B上，通过控制信号，三态缓冲器52和54处于启用状态，以 便来自每个常备芯片间互连111A和111A'的信号被输入到每个触发电 路56和57的时钟输入端，其中触发电路56和57是测试判定电路。因为 常备芯片间互连111A有电气缺陷，触发信号不被作为输入施加到触发 电路56的时钟输入端，触发电路56判定该缺陷状态，以及触发电路56 的输出SWB保持初始值"1"，不被改变。另一方面，因为常备芯片间互连111A'是正常的，触发信号被作为 输入施加到触发电路57的时钟输入端作为输入，其中该触发信号是来 自芯片A的测试信号，且触发电路57判定该正常状态，由此触发电路57 的输出SWB'从初始值"1"转变为输入值"0"(图11中的虚线T1和T2的间 隔)。由此，到电路100B的路径保持使用预备芯片间互连121的路径， 但是到电路100B'的路径被切换到使用常备芯片间互连111A'的路径。以 此方式，选择芯片B上的路径。该选择的路径的状态被保持直到触发电 路57被再次设为初始值(初始化)或直到层叠半导体器件的电源被切断以及提供给触发电路57的电源被停止。接下来芯片B的测试信号发生电路55发送测试信号到芯片A，和如 下进行芯片A上的路径的选择。在芯片B上，当通过低电平控制信号TEN 启用三态缓冲器51和53时，从测试信号发生电路55提供的作为输出的 触发信号被发送给常备芯片间互连111A和常备芯片间互连111A'，作为测试信号。常备芯片间互连111A有电气缺陷，因此触发信号不被作为输入施 加到芯片A上的触发电路45的时钟输入端，以及触发电路45保持输出 SWA的初始值"1"。另一方面，常备芯片间互连111A'是正常的，因此 触发信号被作为输入施加到芯片A上的触发电路46的时钟输入端，以及 触发电路46导致输出SWA'从初始值"1"转变到输入值"0"(图ll中的虚 线T2和T3的间隔)。结果，到电路100A的路径保持不变，为使用预备 芯片间互连121的路径，但是到电路100A'的路径被切换到使用常备芯片 间互连111A'的路径。以此方式，选择芯片A上的路径。该选择的路径 的状态保持直到触发电路46被再次设为初始值或直到提供给层叠半导 体器件的电源被切断。如以上说明所述，通过从芯片A传送测试信号到芯片B并从芯片B 传送测试信号到芯片A，进行测试判定和路径切换，在芯片A和芯片B 上判定芯片间互连的路径。在两个工作频率周期的时间间隔中完成该 测试过程。此外，测试信号的判定间隔受控制信号TEN的高电平或低电 平的时间间隔限制。因此，以其中芯片间互连导电但是具有极其高的 电阻的缺陷为例，当测试信号通过芯片间互连时它的波形极其钝化， 且因此在该判定间隔内芯片间互连可以被确定为有缺陷，而不完成转 变作为输入施加到触发器的测试信号。通过层叠半导体器件内并入的电路，进行芯片间互连的测试和路 径切换，因此在启动操作时或器件的操作过程中可以自动进行开始测试的所有过程，施加作为输入的测试图形到芯片间互连，并实现冗余 度挽救。本工作实中的说明被视为是其中常备芯片间互连111A有缺陷且常备芯片间互连111A'正常的情况，但是当常备芯片间互连111A正常且常备芯片间互连111A'有缺陷时，选择常备芯片间互连111A用于电路 1 OOA和电路1 OOB之间的传送，以及在电路1 OOA'和电路1 OOB'之间的传 送中选择预备芯片间互连121。此外，当常备芯片间互连111A和常备芯 片间互连111A'都正常时，选择这些芯片间互连被选择作为路径，以及 不选择预备芯片间互连121。尽管本工作实例中的常备芯片间互连的数目是两个，但是该数目 可以被增加以及为每个芯片间互连布置判定电路。但是在此情况下， 预备芯片间互连的数目也可能增加，为了选择用于冗余挽救的切换时 使用哪个预备芯片间互连，必须增加功能。尽管本工作实例中的芯片间互连采用直通型互连，但是该互连也 可以是不贯穿芯片的互连，如引线键合互连或其中面对面放置具有电 路的芯片表面然后倒装芯片键合输入/输出信号焊盘的集成电路。尽管，在本工作实例中采用其中多个芯片被垂直地层叠的结构， 但是也可以采用其中芯片被水平地排列的结构。三个或更多芯片可以 被水平地排列。在此情况下，也可以进行相同的芯片间互连测试和切 换。对于包括多个芯片的两个或更多半导体器件或将分离的半导体器 件的芯片连接在一起的互连的情况，也可以实现类似效果。工作实例2本工作实例的层叠半导体器件是其中层叠五个芯片的器件。 图12A示出了本工作实例的层叠半导体器件的结构的示意性视图。图12B是由图12A中的虚线所示的冗余度切换部分的部分放大视图。如图12A所示，层叠半导体器件具有其中从底部依次层叠芯片E、 芯片D、芯片C、芯片B和芯片A的结构。对于每个芯片之间的四个常备 芯片间互连提供一个预备芯片间互连。在图12A中，仅对于芯片A和芯 片B之间的互连示出常备芯片间互连112和预备芯片间互连122的参考 数字。图12B示出了芯片C和芯片D的冗余度切换部分。这里，为了简化 该说明，仅采用四个常备芯片间互连的一个。如图12B所示，芯片C和 芯片D之间的常备芯片间互连112经由芯片C上的三态缓冲器60和58连 接到芯片B和芯片C之间的常备芯片间互连113，此外，经由芯片D上的 三态缓冲器62和64连接到芯片D和芯片E之间的常备芯片间互连114。芯片C和芯片D之间的预备芯片间互连122经由芯片C中的三态缓 冲器61和59连接到芯片B和芯片C之间的预备芯片间互连123，此外，经 由芯片D上的三态缓冲器63和65连接到芯片D和芯片E之间的预备芯片 间互连124。在芯片C上，为了连接三态缓冲器60和58的接合点和三态缓冲器61 和59的接合点，设置芯片-C内部布线131。在芯片D上，为了将三态缓 冲器62和64的接合点连接到三态缓冲器63和65的接合点，设置芯片-D 内部布线132。当控制信号是低电平时，三态缓冲器58、 60、 62和64被启用。当 控制信号是高电平时，三态缓冲器59、 61、 63和65被启用。作为输入 施加到三态缓冲器58和59的控制信号是SW1，以及作为输入施加到三 态缓冲器60和61的控制信号是SW2。作为输入施加到三态缓冲器62和 63的控制信号是SW3，以及作为输入施加到三态缓冲器64和65的控制 信号是SW4。当在上述结构中使得SW2和SW3为低电平时，常备芯片间互连112 被选为芯片C和芯片D之间的路径。另一方面，当使得SW2和SW3为高 电平时，预备芯片间互连122被选为芯片C和芯片D之间的路径。以此方 式，可以在每个芯片之间选择常备芯片间互连和预备芯片间互连。此 外，如果芯片C和芯片B之间的常备芯片间互连和芯片D和芯片E之间的 常备芯片间互连是正常的，那么SW1和SW4变为低电平。图12B示出了其中芯片C和芯片D之间的一个常备芯片间互连(常 备芯片间互连112)有缺陷和使得SW2和SW3的信号为高电平以切换到 预备芯片间互连122的实例。接下来说明用于启用芯片间互连是否正常的判定和图12A中所示 的层叠半导体器件中的路径切换的结构。这里为了说明采用四个常备 芯片间互连当中的一个常备芯片间互连。图13示出了图12A所示的芯片C和芯片D的冗余度挽救电路结构的 一个实例。如图13所示，芯片C和芯片D之间的常备芯片间互连112经由芯片C 上的三态缓冲器6S和66连接到芯片B和芯片C之间的常备芯片间互连 113，此外，经由芯片D上的三态缓冲器70和72连接到芯片D和芯片E之 间的常备芯片间互连114。芯片C和芯片D之间的预备芯片间互连122经由芯片C中的三态缓 冲器69和67连接到芯片B和芯片C之间的预备芯片间互连123，此外，经 由芯片D上的三态缓冲器73和71连接到芯片D和芯片E之间的常备芯片 间互连124。在芯片C上，为了将三态缓冲器68和66的接合点连接到三态缓冲器69和67的接合点，设置芯片-C内部布线13L芯片-C内部布线131被连 接到电路C。为了选择具有芯片D的路径，除上述结构之外芯片C包括用于判 定来自芯片D的测试信号的触发电路79;用于启用是否从测试信号发生 电路(未示出)发送测试信号到芯片D的选择的三态缓冲器75;以及NOR 电路S3，其是用于防止测试信号流到其他电路的逻辑门。三态缓冲器75的输出端和触发电路79的时钟输入端连接到常备芯 片间互连112和三态缓冲器68的接合点。触发电路79的输出端被连接到 三态缓冲器69的控制信号输入端和NOR电路83的第一输入端。不同于 三态缓冲器75的控制信号TEl的控制信号TEO被作为输入施加到NOR 电路83的第二输入端。NOR电路83的输出端被连接到三态缓冲器68的 控制信号输入端。如图13所示，在芯片C上设置触发电路78、三态缓冲器74和NOR 电路82，用于选择具有芯片B的路径。此外，芯片D包括触发电路80和8、 三态缓冲器76和77以及NOR电路84和85，用于选择具有芯片C和芯片E的每一个的路径。当高电平控制信号被接收作为输入时，三态缓冲器66-77进入启用 状态。控制信号TEO被作为输入施加到三态缓冲器74和76，以及控制信 号TE1被作为输入施加到三态缓冲器75和77。控制信号TE1被作为输入 施加到NOR电路82和84，以及控制信号TEO被作为输入施加到NOR电 路83和85。接下来参考图13所示的电路结构的实例，说明在启动本工作实例 的层叠半导体器件时进行芯片间互连的测试和冗余度挽救切换的操 作。在此情况下，常备芯片间互连12被假定为有电气缺陷。用于芯片C和芯片D之间的测试判定电路的触发电路79和80的输 出被设为初始值"l"，由此选择预备芯片间互连122的路径，而不是常备 芯片间互连112的路径。使控制信号TE0为低电平和使控制信号TE1为高电平，来启用三态 缓冲器75。来自芯片C的测试信号被经由三态缓冲器75发送到常备芯片 间互连112。如果常备芯片间互连112是正常的，那么在触发电路80的 时钟输入端，通过常备芯片间互连112的测试信号被接收作为输入。在 其初始状态中，触发电路80的输出被设为"1"，但是在接收作为测试信 号的触发波形时，该输出转变为输入值"O"，由此三态缓冲器71不再被 启用，以及电路D和预备芯片间互连122之间的连接被切断。但是，在本工作实例中，常备芯片间互连112有缺陷，由此在触发 电路80处没有接收到触发波形，以及触发电路80的输出"1"被保持。结 果，三态缓冲器71保持启用状态不变，以及电路D和预备芯片间互连122 之间的连接状态被保持。接下来使控制信号TE0为高电平和使控制信号TE1为低电平，由此 三态缓冲器76被启用。来自芯片D的测试信号被经由三态缓冲器76发送 到常备芯片间互连112。芯片C的判定电路的触发电路79判定测试信号 是否被传递。如果常备芯片间互连112是正常的，那么作为测试信号的 触发波形被作为输入施加到触发电路79的时钟输入端。在接收作为测 试信号的触发波形时，触发电路79使得其输出从初始值"1"转变为输入 值"0"，由此三态缓冲器69不再被启用，以及电路C和预备芯片间互连 122之间的连接被切断。但是，在本工作实例中，常备芯片间互连112有缺陷，结果，触发 波形没有被施加到触发电路79，以及触发电路79的输出保持"1"不变。 因此三态缓冲器69保持启用状态，以及电路C和预备芯片间互连122之 间的连接状态被保持。29由此，选择路径，以便在芯片C和芯片D之间使用预备芯片间互连 122而不使用常备芯片间互连112。在本工作实例的半导体器件中，在每个芯片之间独立地进行缺陷 和冗余度切换的判定，因此可以与层叠芯片的数目增加无关地，避免 增加冗余度挽救需要的时间。当由于在所有芯片上同时进行的测试和 路径切换引起大量瞬态电流在器件内流动时，对于每个芯片或每个芯 片间互连，该测试起始时间可以被略微地改变，以同时减小流动的电流。本发明不受上述工作实例限制以及对本发明的范围内的各种改进 来说是开放的，这些改进当然被包括在本发明的保护范围内。
权利要求
1.一种半导体器件，包括用于电连接第一半导体芯片和第二半导体芯片的第一芯片间互连；用于为所述第一芯片间互连预备的第二芯片间互连；设置在所述第一半导体芯片上的测试信号发生电路，其用于经由所述第一芯片间互连传送测试信号到所述第二半导体芯片；设置在所述第二半导体芯片上的判定电路，其用于在经由所述第一芯片间互连接收到所述测试信号时，提供第一控制信号，和当未接收到所述测试信号时提供第二控制信号，所述第二控制信号是所述第一控制信号的反转信号；以及设置在所述第二半导体芯片上的切换电路，用于在接收来自所述判定电路的所述第一控制信号作为输入时，设置所述第一芯片间互连作为用于电连接所述第一半导体芯片和所述第二半导体芯片的路径，以及用于在接收所述第二控制信号作为输入时，设置所述第二芯片间互连作为所述路径。
2. 根据权利要求l的半导体器件，其中，所述测试信号表示电压 从低电平到高电平或从高电平到低电平的转变。
3. 根据权利要求1或2的半导体器件，其中 所述判定电路包括触发电路；以及当在时钟输入端接收到所述测试信号时，所述触发电路向所述切 换电路提供数据输入值，作为所述第一控制信号。
4. 根据权利要求1或2的半导体器件，其中所述判定电路包括其中串联连接多级触发电路的移位寄存器；以及在时钟输入端处接收到数目大于所述多级的数目的多个所述测试信号时，所述移位寄存器从最后一级的输出端向所述切换电路提供所 述多级的第一级的数据输入值作为所述第一控制信号。
5. 根据权利要求1至4的任意一项的半导体器件，其中，所述切换 电路包括在所述第二半导体芯片的内部电路和所述第一芯片间互连之间连 接的第一缓冲电路，用于在从所述判定电路输入所述第一控制信号时， 将所述第一芯片间互连连接到所述内部电路；以及在所述内部电路和所述第二芯片间互连之间连接的第二缓冲电 路，用于在从所述判定电路输入所述第二控制信号时，将所述第二芯 片间互连连接到所述内部电路。
6. 根据权利要求3或4的半导体器件，其中，所述触发电路保持向 所述切换电路输出所述第一控制信号或所述第二控制信号，直到进行 初始化或直到电源的供给被暂停。
7. 根据权利要求l的半导体器件，其中，所述测试信号发生电路 使得所述测试信号的传输时机和传输时段对应于在所述第一半导体芯 片和所述第二半导体芯片之间交换的数据的输入/输出周期。
8. 根据权利要求l的半导体器件，其中，所述半导体器件包括三 个或更多的半导体芯片，以及所述第一半导体芯片和所述第二半导体 芯片是包含在所述三个或更多的半导体芯片中的两个半导体芯片。
9. 根据权利要求l的半导体器件，其中，所述半导体器件是其中 层叠了所述第一半导体芯片和所述第二半导体芯片的结构。
10. 根据权利要求9的半导体器件，其中，所述第一芯片间互连和 所述第二芯片间互连是形成以穿过所述第一半导体芯片或所述第二半 导体芯片的直通型互连。
11. 根据权利要求l的半导体器件，其中，在启动所述第一半导体 芯片和所述第二半导体芯片时，所述测试信号发生电路发送所述测试 信号到所述第二半导体芯片。
12. 根据权利要求l的半导体器件，其中，在第二半导体芯片和所 述第一半导体芯片的内部电路的工作过程中，所述测试信号发生电路发送所述测试信号到所述第二半导体芯片。
13. —种具有用于连接到另一半导体芯片或连接到两个或更多的 其它半导体芯片的芯片间互连的半导体芯片，所述半导体芯片包括这 样的电路该电路用于产生表示电压从低电平到高电平或从高电平到 低电平的转变的测试信号、并传送所述测试信号到所述芯片间互连以 检查所述芯片间互连的连接状态。
14. 一种具有用于连接到另一半导体芯片或连接到两个或更多的 其它半导体芯片的芯片间互连的半导体芯片，所述半导体芯片包括判定电路，用于在接收到来自第一芯片间互连的用于检査所述芯 片间互连的连接状态的测试信号时，提供第一控制信号，和当未接收 到所述测试信号时，提供第二控制信号，该第二控制信号是所述第一 控制信号的反转信号；以及切换电路，用于在从所述判定电路输入所述第一控制信号时，设 置所述第一芯片间互连，以及在输入所述第二控制信号时，切换到第 二芯片间互连来代替所述第一芯片间互连。
15. 根据权利要求13的半导体芯片，包括判定电路，用于在接收来自第一芯片间互连的所述测试信号时， 提供第一控制信号，和当未接收到所述测试信号时，提供第二控制信 号，该第二控制信号是所述第一控制信号的反转信号；以及切换电路，用于在从所述判定电路输入所述第一控制信号时，设置所述第一芯片间互连，和在输入所述第二控制信号时，切换到第二 芯片间互连来代替所述第一芯片间互连。
16. —种芯片间互连测试方法，该方法是用来测试用于电连接第 一半导体芯片和第二半导体芯片的第一芯片间互连的方法，所述芯片 间互连测试方法包括以下步骤，其中设置在所述第一半导体芯片上的测试信号发生电路经由所述第一 芯片间互连、与所述第一半导体芯片和所述第二半导体芯片交换的数 据信号的输入/输出周期相匹配地传送测试信号；以及当经由所述第一芯片间互连接收到所述测试信号时，设置在所述 第二半导体芯片上的判定电路提供第一控制信号，以及当未接收到该测试信号时，所述判定电路提供第二控制信号，所述第二控制信号是 所述第一控制信号的反转信号。
17. —种芯片间互连切换方法，该方法是用于在第一芯片间互连和第二芯片间互连之间切换的方法，该第一芯片间互连用于电连接第 一半导体芯片和第二半导体芯片，该第二芯片间互连被设置为所述第一芯片间互连的预备，所述芯片间互连切换方法包括以下步骤，其中 设置在所述第一半导体芯片上的测试信号发生电路经由所述第一芯片间互连、与所述第一半导体芯片和所述第二半导体芯片交换的数据信号的输入/输出周期相匹配地传送测试信号；当经由所述第一芯片间互连接收到所述测试信号时，设置在所述第二半导体芯片上的判定电路提供第一控制信号，以及当未接收到该测试信号时，所述判定电路提供第二控制信号，所述第二控制信号是所述第一控制信号的反转信号；当从所述判定电路接收到所述第一控制信号作为输入时，在所述第二半导体芯片上提供的切换电路设置所述第一芯片间互连作为用于电连接所述第一半导体芯片和所述第二半导体芯片的路径；当接收到所述第二控制信号作为输入时，所述切换电路设置所述 第二芯片间互连作为所述路径；以及伴随从所述判定电路的所述第一或第二控制信号的每次的接收来 执行所述芯片间互连的设置。
全文摘要
本发明的半导体器件具有一结构，包括用于电连接第一半导体芯片和第二半导体芯片的第一芯片间互连(110)，用于预备的第二芯片间互连(120)，用于经由第一芯片间互连从第一半导体芯片传送测试信号到第二半导体芯片的测试信号发生电路(4)，用于在接收该测试信号时，经由第一芯片间互连提供第一控制信号和当未接收到测试信号时提供第二控制信号的判定电路(8)，该第二控制信号是第一控制信号的反转信号，以及当从判定电路接收第一控制信号作为输入时，设置第一芯片间互连作为路径和当接收第二控制信号作为输入时设置第二芯片间互连的切换电路(5和6)。
文档编号H01L27/04GK101248363SQ20068003109
公开日2008年8月20日 申请日期2006年8月22日 优先权日2005年8月23日
发明者斋藤英彰 申请人:日本电气株式会社