专利名称：半导体集成电路器件及衬底偏置控制方法
技术领域：
本发明涉及适于控制晶体管的衬底偏置的衬底偏置控制方法以及利用该控制方法控制衬底偏置的半导体集成电路器件。
背景技术：
近些年来，由电池供电的终端如蜂窝电话和移动信息装置的数量不断增长，并且具有低功耗的内置半导体集成电路不断发展。目前，已通过降低电源电压来降低功耗。因此，尽管降低了操作速度，但是现已通过降低晶体管的阈值电压增加导通电流(ON-current)，来实现较高的操作速度。但是，随着半导体进一步精细化和操作速度变得更高，泄漏电流也随之增加。因此，泄漏电流在半导体集成电路内流动而与其操作无关，并且构成了半导体集成电路的功耗的相当大的一部分。因此，为了降低半导体集成电路的功耗，限制晶体管的泄漏电流是有效的。已知，晶体管的泄漏电流和导通电流有关。也就是说，由于导通电流与泄漏电流的对数值成比例，因此限制泄漏电流也就同时限制了导通电流。
例如，公开号为JP2003-142598A的日本专利申请公开了这样一种技术，其适于通过控制晶体管的阱偏(well bias)，来同时对因制造工艺和温度变化而引起的电路操作速度的变化进行补偿，和对P沟道晶体管和N沟道晶体管之间阈值电压的差进行补偿。图1是示出这一常规半导体集成电路的结构的框图。如图1中所示，该半导体集成电路包括延迟监控电路51、比较电路52、PN平衡补偿电路53以及阱偏置控制电路55。延迟监控电路51把输入时钟延迟，并输出延迟了的时钟。比较电路52将输入时钟与延迟了的时钟进行比较。NP平衡补偿电路53检测P沟道晶体管和N沟道晶体管之间的阈值电压差。阱偏置控制电路55通过利用加法器56将PN平衡补偿电路53的输出反映在比较电路52的输出上，来控制晶体管的阱偏。
下面参考图2具体说明该半导体集成电路的偏置控制方法。图2是用于解释该传统半导体集成电路的操作的图。该图主要示出了该半导体集成电路的元件特性。垂直轴示出P沟道晶体管的导通电流Ionp，而水平轴示出了N沟道晶体管的导通电流Ionn。被交替的长和短划线1包封的区域表示导通电流的允许范围。交替的长和短划线1内侧中的区域表示允许的导通电流的特性，也就是，允许的泄漏电流的特性。该区域根据制造工艺和操作要求如电源电压而定。
利用一指标，以实线2来表示N沟道晶体管和P沟道晶体管的延迟值的基准，该指标(index)是N沟道晶体管的导通电流Ionn和P沟道晶体管的导通电流Ionp的总值。下文中，将实线2所表示的特性称作延迟监控目标。优选的，导通电流Ionn和导通电流Ionp的总值接近于延迟监控目标2。
示出了导通电流Ionn和导通电流Ionp之间的平衡的指标由虚线3表示。下文中，将虚线3称作PN平衡监控目标。优选的，导通电流Ionn和导通电流Ionp接近于该PN平衡监控目标3。因此，优选的，导通电流Ionn和导通电流Ionp最接近于延迟监控目标2和PN平衡监控目标3的交点。
以点911所指示的特性表示导通电流的和(Ionn+Ionp)大于延迟监控目标2，以及N沟道晶体管和P沟道晶体管的延迟值比基准值短(操作速度更快)。另外，由于点911偏离了PN平衡监控目标3，因此点911所示的特性表示导通电流Ionn和导通电流Ionp不平衡。在此情况下，其表示与P沟道晶体管相比，N沟道晶体管的阈值电压被偏置到相对较低的阈值电压。
当控制晶体管的阱偏时，点911所示的特性变成点912所示的特性。参考特性上的这一转变，如箭头921所示的沿PN平衡监控目标3变化的调整量对应于N沟道晶体管和P沟道晶体管两者的阱偏的电压的调整量。而且，由于N沟道侧上的阈值电压被偏置成较低的电压，因而调整了如箭头922所示的仅导通电流Ionn上变化的调整量。这对应于由于N沟道晶体管的阱偏的电压上升而引起的调整量。通过这一调整，发现N沟道晶体管和P沟道晶体管的导通电流变得接近于延迟监控目标2与PN平衡监控目标3的交点，使得将给出更恰当的阱偏。
然而，类似的，利用如箭头961和962所示的调整量，将点951所示的特性调整到点952所示的特性。在此情况下，点952所示的特性在导通电流的允许范围外。这是因为尽管点952达到延迟监控目标2，但是点952在导通电流的允许范围1之外。
如上所述，根据上述技术，当控制衬底偏置时，存在N沟道晶体管和P沟道晶体管的导通电流偏离导通电流(泄漏电流)的允许范围的可能性。设置制造要求使得对于晶体管所允许的导通电流和泄漏电流在特定范围内。导致产生偏离该允许范围的导通电流和泄漏电流的衬底偏置的施加，可能会影响晶体管的失效率等。
另外，在上述文献中，通过将反相器的输入和输出短路而产生的逻辑阈值电压与基准电压比较，来监控P沟道晶体管的导通电流与N沟道晶体管的导通电流之间的平衡(其对应于“泄漏电流的平衡”，下文中将其称作“PN平衡”)。这种产生逻辑阈值电压的方法导致功耗的增加，因为电流流过晶体管。
以这样的方式，需要衬底偏置电压控制电路以控制衬底偏置电压和减少泄漏电流，使得导通电流不会偏离导通电流的允许范围。
希望提供这样的半导体集成电路器件，其具有衬底偏置电压控制电路并且执行衬底偏置电压控制方法，其中导通电流难以偏离晶体管的性能管理范围，并且其能够提供合适的衬底偏置电压。
发明内容
为实现本发明的一个方面，本发明提供一种半导体集成电路器件，其包括第一偏置产生电路，其配置为产生P沟道晶体管的第一衬底偏置电压；第二偏置产生电路，其配置为产生N沟道晶体管的第二衬底偏置电压；以及控制电路，其配置为基于向其施加了该第一衬底偏置电压和第二衬底偏置电压的电路的操作状态，独立地控制该第一偏置产生电路和第二偏置产生电路。
在本发明中，该控制电路基于向其施加了该第一衬底偏置电压和第二衬底偏置电压的电路的操作状态，独立地控制该第一偏置产生电路和第二偏置产生电路。也就是说，可以根据操作情况，独立地将该第一衬底偏置电压和第二衬底偏置电压调整为合适的值。因此，导通电流不会偏离晶体管的性能管理区域，并且这能够提供合适的衬底偏置电压。另外，根据本发明，由于将合适的衬底偏置电压提供给该半导体集成电路器件，能够降低无用的泄漏电流。另外，根据本发明，由于设置了PN平衡的允许范围并控制衬底偏置电压，使得在PN平衡的允许范围内泄漏电流最小化，因而能够进一步降低泄漏电流。
从下面结合附图的说明中，本发明上述及其它目的、优点和特征将更加显而易见。在附图中图1是示出常规衬底偏置控制电路结构的框图；图2是用于解释该常规衬底偏置控制电路操作的图；图3是示出根据本发明实施例的半导体集成电路器件和衬底偏置控制电路结构的框图；图4是示出根据本发明实施例的PN平衡监控电路结构示例的电路图；
图5A是示出根据本发明实施例的AND电路结构示例的电路图；图5B是示出根据本发明实施例的OR电路结构示例的电路图；图6是示出根据本发明实施例的控制电路的控制逻辑示例的真值表；图7是示出根据本发明实施例的控制电路结构示例的电路图；图8是用于解释根据本发明实施例的衬底偏置控制电路操作的图；图9是用于解释根据本发明实施例的衬底偏置控制电路操作的图；图10是示出根据本发明实施例的控制电路的控制逻辑的另一示例的真值表；以及图11是用于解释根据本发明实施例的衬底偏置控制电路操作的图。
具体实施例方式
现在将参考所示实施例在此说明本发明。本领域技术人员将理解，利用本发明的教导可以实现多种替换的实施例，并且本发明并不限于所示实施例，这些实施例仅用于解释目的。
下面将参考
根据本发明的衬底偏置控制方法及半导体集成电路器件的实施例。
图3是示出根据本发明实施例的半导体集成电路器件和衬底偏置控制电路结构的框图。该半导体集成电路器件包括主电路10和衬底偏置控制电路15。主电路10的衬底偏置受衬底偏置控制电路15的控制。衬底偏置控制电路15控制主电路10的衬底偏置。衬底偏置控制电路15包括延迟监控部分20、PN平衡监控电路26、控制电路28以及电压产生部分301和302。电压产生部分301包括Up/Down计数器(U/D计数器)311和偏移电压产生电路321。电压产生部分302包括上/下计数器(U/D计数器)312和偏置电压产生电路322。
延迟监控部分20包括延迟电路21和比较器22，其比较信号传播延迟时间否与设计值一致，并将比较结果输出到控制电路28。也就是说，延迟电路21将输入的时钟信号CLK延迟，并将延迟了的时钟信号输出到比较器22。比较器22将由延迟电路21延迟了的时钟信号的相位与输入的时钟信号CLK的相位比较。当其表明相位差快于设计的延迟时间时，比较器22使信号UP激活(active)。此外，当其表明相位差晚于设计的延迟时间时，比较器22使信号DOWN激活。因此，如果相位差等于设计的值，将没有信号被激活。将受衬底偏置控制电路15控制的P沟道晶体管的衬底偏置VNW和N沟道晶体管的衬底偏置VPW提供到延迟电路21。也即，分别以这些衬底偏置VPW、VNW驱动延迟电路21的N沟道晶体管和P沟道晶体管。以这样的方式，形成用于延迟时间的反馈环。
PN平衡监控电路26基于P沟道元件和N沟道元件间的延迟时间上的差，判断PN平衡，并将判断的结果输出给控制电路28。图4是示出PN平衡监控电路26结构的示例图。如图4中所示，PN平衡监控电路26包括延迟电路41、42，上升检测电路43、44、45、46，和RS触发器47、48、49。这里，延迟电路41利用级联的一组AND电路来提供延迟，并且延迟电路42利用一组级联的OR电路提供延迟。
图5A是示出AND电路结构示例的电路图。如图5A中所示，AND电路包括并联连接的P沟道晶体管和串联连接的N沟道晶体管，并且其延迟时间取决于N沟道晶体管。
图5B是示出OR电路结构示例的电路图。如图5B中所示，OR电路包括串联连接的P沟道晶体管和并联连接的N沟道晶体管，并且其延迟时间取决于P沟道晶体管。由于AND电路和OR电路是多级连接的，因此放大了延迟时间，并使元件间的制造差异(dispersion)平均。配置延迟电路41和延迟电路42，使得当实现PN平衡时，延迟电路41的延迟值等于延迟电路42的延迟值。将由衬底偏置控制电路15控制的P沟道晶体管的衬底偏置VNW和N沟道晶体管的衬底偏置VPW施加到延迟电路41、42。也就是，分别以这些衬底偏置VPW、VNW驱动延迟电路41、42的N沟道晶体管和P沟道晶体管。以这样的方式，形成用于PN平衡的反馈环。
这里，所述的AND电路和OR电路可以分别以NAND电路或NOR电路代替。
如图4中所示，将延迟了的时钟信号分别从延迟电路41、42的预定节点施加到上升检测电路43至46。此时，将比提供到上升检测电路44的时钟信号短两个电路的持续时间的具有延时的时钟信号施加到上升电路43。类似的，将比提供到上升检测电路45的信号短两个电路持续时间的具有延时的时钟信号提供到上升电路46。两个电路的持续时间的该延迟时间对应于PN平衡的允许范围。因此，能够通过改变从延迟电路41、42抽取延迟信号的位置，来改变PN平衡的允许范围。
上升检测电路43至46分别产生表示输入信号的上升位置的信号，并输入到RS触发器47至49。RS触发器47从检测电路43检测到该上升位置时起直至上升检测电路45检测到该上升位置为止，设置“H”的输出信号EN3，并且从检测电路45检测到该上升位置时起直至上升检测电路43检测到该上升位置为止，设置“L”的输出信号EN3。RS触发器48从检测电路44检测到该上升位置时起直至上升检测电路45检测到该上升位置为止，设置“H”的输出信号EN1，而从检测电路45检测到该上升位置时起直至上升检测电路44检测到该上升位置为止，设置“L”的输出信号EN1。RS触发器49从检测电路44检测到该上升位置时起直至上升检测电路46检测到该上升位置为止，设置“H”的输出信号EN2，而从检测电路46检测到该上升位置时起直至上升检测电路44检测到该上升位置为止，设置“L”的输出信号EN2。
在延迟了的时钟信号的上升位置处，输出信号EN1、EN2、EN3将“H”和“L”互换。因此，在时钟信号上升时，输出信号EN1、EN2、EN3指示在输入到RS触发器47、48、49来对其比较的两个信号中，哪一信号上升得较晚。也就是说，输出信号EN1至EN3具有下面的含义。输出信号EN1是延迟电路41(AND电路通路)和延迟电路42(OR电路通路)间延迟值比较的结果，其中如果制造差异被平衡的话，这些延迟值应当相等。因此，信号EN1的“L”表示AND电路侧上的延迟值小。更具体的，在这种情况下，这表明与P沟道晶体管的阈值电压相比，N沟道晶体管的阈值电压被偏置向较低的电压。如果信号EN1是“H”，则相反地表明与N沟道晶体管的阈值电压相比，P沟道晶体管的阈值电压被向较低电压偏置。
输出信号EN2是通路中延迟值的比较的结果，其中如果制造差异是均衡的，则延迟电路41(AND电路通路)的延迟值小于延迟电路42(OR电路通路)的延迟值。这也就是说，当预定的余量(margin)被给予延迟电路42侧时，存在比较。因此，当信号EN2是“L”时，AND电路通路的延迟值要小两个电路的持续时间或更多。更具体的，这表明与P沟道晶体管的阈值电压相比，N沟道晶体管的阈值电压被向较低电压偏置。如果信号EN2是“H”，这表明下列两种情况中的一种。一种情况是P沟道晶体管的阈值电压小于N沟道晶体管的阈值电压。另一种情况是N沟道晶体管的阈值电压比P沟道晶体管的阈值电压低所述余量。
输出信号EN3是通路中延迟值比较的结果，其中如果制造差异是均衡的，则延迟电路41(AND电路通路)的延迟值大于延迟电路42(OR电路通路)的延迟值。也就是说，当预定的余量被给予延迟电路41时，存在比较。因此，当信号EN3是“H”时，OR电路通路的延迟值要小两个电路的延迟时间或更多。更具体的，这表明与N沟道晶体管的阈值电压相比，P沟道晶体管的阈值电压被向较低的电压偏置。如果信号EN3是“L”，这表明下列两种情况中的一种。一种情况是N沟道晶体管的阈值电压小于P沟道晶体管的阈值电压。另一种情况是，P沟道晶体管的阈值电压比N沟道晶体管的阈值电压低所述余量。以这种方式产生的信号EN1至EN3被输出到控制电路28。
控制电路28接收与延迟监控目标2有关的判断结果信号UP或DOWN，以及与PN平衡监控目标3有关的判断结果信号EN1、EN2、EN3。另外，控制电路28接收来自电压产生部分301的信号CNmx、CNmn，用以通知P沟道晶体管的衬底偏置电压VNW达到上限或下限，以及来自电压产生部分302的信号CPmx、CPmn，用以通知N沟道晶体管的衬底偏置电压VPW达到上限或下限。基于这些输入信号，控制电路28在每次时钟信号CLK上升时指令电压产生部分301、302提高或降低衬底电压。
控制电路28的控制逻辑可以用真值表来表示。图6是示出控制电路28的控制逻辑示例的真值表。如图6中所示，当延迟监控部分20的输出信号DOWN是激活的时，基本控制逻辑如下。当PN平衡监控电路26的输出信号(EN1，EN2)是(H，H)时，控制电路28使信号NDWN激活，而当输出信号(EN1、EN3)是(L，L)时，控制电路28使信号PDWN激活。当延迟监控部分20的输出信号UP是激活时，基本控制逻辑如下。当输出信号(EN1、EN2)是(H，H)时，控制电路28使信号PUP激活，而当输出信号(EN1、EN3)是(L，L)时，控制电路28使信号NUP激活。信号NDWN指令电压产生部分301施加更深的偏置，而信号NUP指令电压产生部分301施加更浅的偏置。信号PDWN指令电压产生部分302施加更深的偏置，而信号PUP指令电压产生部分302施加更浅的偏置。
在此，将在MOS晶体管的反偏方向增加衬底偏置描述为“施加更深的衬底偏置”，而将在正偏方向增加衬底偏置描述为“施加更浅的衬底偏置”。施加更深的衬底偏置使元件的操作速度降低，而施加更浅的衬底偏置使元件的操作速度加快。另外，反偏表明在电流难以流动的方向上的偏置。因此，对于P沟道晶体管，相对高的电压施加到衬底，而对于N沟道晶体管，相对低的电压施加到衬底。因而，施加给P沟道的电压与施加到N沟道的电压相反。
控制电路与时钟信号同步地操作，并且在控制信号的一个周期中，可以控制N沟道晶体管的衬底偏置(电压)和P沟道晶体管的衬底偏置(电压)之一。例如，图6的真值表中的一行(线)可以对应于时钟信号的一个周期中的操作。
另外，当电压产生部分301、302达到限制值时，控制逻辑以如下的方式变化。当表示电压产生部分301达到限制值的信号CNmn被激活且信号EN3为“L”时，由于电压产生部分301不能施加更深的偏置，因此控制电路28使输出给电压产生部分302的信号PDWN激活。另外，当表示电压产生部分302达到限制值的信号CPmn被激活且信号EN2为“H”时，由于电压产生部分302不能施加更深的偏置，因此控制电路28使输出给电压产生部分301的信号NDWN激活。
当表示电压产生部分302达到限制值的信号CPmx被激活且信号EN3为“L”时，由于电压产生部分302不能施加更浅的偏置，因此控制电路28使输出给电压产生部分301的信号NUP激活。另外，当表示电压产生部分301达到限制值的信号CNmx被激活且信号EN2为“H”时，由于电压产生部分301不能施加更浅的偏置，因此控制电路28使输出给电压产生部分302的信号PUP激活。以组合逻辑电路实现该真值表的上述逻辑。图7是示出控制电路28的结构示例的电路图。图7中所示的组合逻辑电路实现了图6中所示的真值表。
电压产生部分301包括UpDown计数器(U/D计数器)311和偏置电压产生电路321。根据控制电路28的指令，U/D计数器311在信号NUP激活时向上计数，而在信号NDWN激活时向下计数。当U/D计数器311的计数达到上限时，U/D计数器311使信号CNmx激活。当U/D计数器311的计数达到下限时，U/D计数器311使信号CNmn激活。然后，U/D计数器311将信号CNmx、CNmn输出到控制电路28。偏置电压产生电路321基于U/D计数器311输出的计数值产生P沟道晶体管的衬底偏置电压VNW，并将该衬底偏置电压VNW提供到每一部分。因此，电压产生部分301产生使得在U/D计数器311表示上限时P沟道晶体管的衬底偏置最浅的电压，并产生使得在U/D计数器311表示下限时P沟道晶体管的衬底偏置最深的电压。
电压产生部分302包括U/D计数器312和偏置电压产生电路322。根据控制电路28的指令，U/D计数器312在信号PUP激活时向上计数，而在信号PDWN激活时向下计数。当U/D计数器312的计数达到上限时，U/D计数器312使信号CPmx激活。当U/D计数器312的计数达到下限时，U/D计数器312使信号CPmn激活。然后，U/D计数器312将信号CPmx、CPmn输出到控制电路28。偏置电压产生电路322基于U/D计数器312输出的计数值产生N沟道晶体管的衬底偏置电压VPW，并将该衬底偏置电压VPW提供到每一部分。因此，电压产生部分302产生使得在U/D计数器312表示该上限时N沟道晶体管的衬底偏置最浅的电压，并产生使得在U/D计数器312表示该下限时N沟道晶体管的衬底偏置最深的电压。
下面，将参考
衬底偏置控制电路15的操作。图8是用于解释当电压产生部分301、302达到限制值时衬底偏置控制电路的操作的图。垂直轴表示P沟道晶体管的导通电流Ionp，而水平轴表示N沟道晶体管的导通电流Ionn。图8示出半导体集成电路的元件特性。交替的长和短划线1所围绕的区域表示导通电流的允许范围。该交替的长和短划线1内侧中的区域表示允许的导通电流，即，允许的泄漏电流的特性。该区域取决于制造工艺、例如电源电压的操作要求等而定。
实线2表示延迟监控目标，其是N沟道晶体管和P沟道晶体管的延迟值的基准。延迟监控目标以一指标来表示，该指标是导通电流Ionn和导通电流Ionp的总值。优选的，导通电流Ionn和导通电流Ionp的总值接近于延迟监控目标2。利用该延迟监控目标作为边界，在其中导通电流Ionn、Ionp为大的区域(区域A、B)中，信号DOWN变为激活，而在其中导通电流为小的区域(区域C、D)中，信号UP变为激活。
虚线3表示PN平衡监控目标，该目标显示了导通电流Ionn和导通电流Ionp之间的平衡。优选的，导通电流Ionn和导通电流Ionp接近于该PN平衡监控目标3。因此，优选的，导通电流Ionn和导通电流Ionp最接近于延迟监控目标2和PN平衡监控目标3的交点。利用该延迟监控目标3作为边界，在其中导通电流Ionp为大的区域(延迟监控目标3和垂直轴围绕的区域A、C)，信号EN1变为“H”，而在其中导通电流Ionn为大的区域(延迟监控目标3和水平轴围绕的区域B、D)中，信号EN1变为“L”。
另外，虚线4表示PN平衡监控目标的上限。以该虚线4作为边界，在其中导通电流Ionp为大的区域(虚线4和垂直轴围绕的区域)中，信号EN3变为“H”，而在其中导通电流Ionn大的区域(虚线4和水平轴围绕的区域)中，信号EN3变为“L”。虚线5表示PN平衡监控目标的下限。以该虚线5作为边界，在其中导通电流Ionp为大的区域(虚线5和垂直轴围绕的区域)中，信号EN2变为“H”，而在其中导通电流Ionn为大的区域(虚线5和水平轴围绕的区域)中，信号EN2变为“L”。
因此，利用该PN平衡监控目标3、虚线4、5作为边界，将导通电流Ionn、Ionp的区域划分成四个区域，然后下面将对这四个区域的每一个进行元件特性说明。
(1)在(EN1，EN2)＝(L，L)的情况下元件特性描绘在位于PN平衡监控目标3下距离了一余量的虚线5之下的区域中。在该区域中，即使P沟道晶体管侧设有余量时，在N沟道晶体管侧上延迟也仍较小。也就是说，N沟道晶体管的阈值电压被进一步向比余量的量更低的电压偏置。
在(EN1，EN2)＝(L，H)的情况下元件特性描绘在位于PN平衡监控目标3和位于PN平衡监控目标3下距离一余量的虚线5之间的区域中。在该区域中，与P沟道晶体管的阈值电压相比，N沟道晶体管的阈值电压被向该余量内的较低电压偏置。
在(EN1，EN3)＝(H，H)的情况下元件特性描绘在位于PN平衡监控目标3之上距离了一余量的虚线4之上的区域中。在该区域中，即使在N沟道晶体管侧设有余量时，在P沟道晶体管侧上延迟也较小。这也就是说，P沟道晶体管的阈值电压被进一步向比该余量的量更低的电压偏置。
在(EN1，EN3)＝(H，L)的情况下元件特性描绘在位于PN平衡监控目标3和位于PN平衡监控目标3之上距离一余量的虚线4之间的区域中。在该区域中，与N沟道晶体管的阈值电压相比，P沟道晶体管的阈值电压被向该余量内的较低电压偏置。
存在四种由控制电路28产生的用于控制偏置电压的信号。信号PDWN导致N沟道晶体管更深的衬底偏置，而信号PUP导致N沟道晶体管的更浅的衬底偏置。信号NDWN导致P沟道晶体管的更深的衬底偏置，而信号NUP导致P沟道晶体管的更浅的衬底偏置。控制电路28根据情况利用这些信号来调整衬底偏置。衬底偏置控制电路15以与延迟监控目标2和PN平衡监控目标3所划分的区域对应的方式操作。
在区域A中，信号DOWN激活，且(EN1，EN2，EN3)变为(H，H，H)或(H，H，L)。因此，参考图6，控制电路28使输出到电压产生部分301的信号NDWN激活。U/D计数器311向下计数。因此，偏置电压产生电路321使P沟道晶体管的衬底偏置电压VNW增加。当P沟道晶体管的衬底偏置变深时，阈值电压增加，导通电流降低，并限制了操作速度。这也就是说，当特性描绘于区域A中时，衬底偏置控制电路15调整P沟道晶体管侧上的衬底偏置，且P沟道晶体管的衬底偏置变深。即，元件的特性在图8中所示箭头62的方向上调整。因此，如图8中所示，当导通电流Ionp降低箭头62所指示的电流量时，点611所示的特性被调整到点612所示的特性。这表明，P沟道晶体管的衬底偏置变深，且操作速度降低，因而它被调整到适当的导通电流Ionp。
在区域B中，信号DOWN激活，且(EN1，EN2，EN3)变为(L，L，L)或(L，H，L)。因此，参考图6，控制电路28使输出到电压产生部分302的信号PDWN激活。U/D计数器312向下计数。因此，偏置电压产生电路322使N沟道晶体管的衬底偏置电压VPW降低。当N沟道晶体管的衬底偏置变深时，阈值电压增加，导通电流降低，并限制了操作速度。这也就是说，当特性描绘于区域B中时，衬底偏置控制电路15调整N沟道晶体管侧上的衬底偏置，且N沟道晶体管的衬底偏置变深。即，元件的特性在图8中所示箭头64的方向上调整。因此，如图8中所示，当导通电流Ionp降低了箭头64所指示的电流量时，点631所示的特性被调整到点632所示的特性。这表明，N沟道晶体管的衬底偏置变深，且操作速度降低，因而它被调整到适当的导通电流Ionn。另外，尽管点631所示的特性绘制在与图2中点951所示的特性相同的位置上，但是由于在本实施例中调整之后的位置绘制在点632处，因此发现该位置被调整到允许范围1内侧的点。
在区域C中，信号UP激活，且(EN1，EN2，EN3)变为(H，H，H)或(H，H，L)。因此，参考图6，控制电路28使与输出到电压产生部分302的信号PUP激活。U/D计数器312向上计数。因此，偏置电压产生电路322使N沟道晶体管的衬底偏置电压VPW增加。当N沟道晶体管的衬底偏置变浅时，阈值电压降低，导通电流增加，并且操作速度增加。这也就是说，当特性描绘于区域C中时，衬底偏置控制电路15调整N沟道晶体管侧上的衬底偏置，且N沟道晶体管的衬底偏置变浅。即，元件的特性在图8中所示箭头67的方向上调整。因此，如图8中所示，当导通电流Ionn增加了箭头67所指示的电流量时，点661所示的特性被调整到点662所示的特性。这表明，N沟道晶体管的衬底偏置变浅，且操作速度增加，因而它被调整到适当的导通电流Ionn。
在区域D中，信号UP保持激活，且(EN1，EN2，EN3)变为(L，L，L)或(L，H，L)。因此，参考图6，控制电路28使输出到电压产生部分301的信号NUP激活。U/D计数器311向上计数。因此，偏置电压产生电路321使P沟道晶体管的衬底偏置电压VNW降低。当P沟道晶体管的衬底偏置变浅时，阈值电压降低，导通电流增加，并且操作速度增加。这也就是说，当特性描绘于区域D中时，衬底偏置控制电路15调整P沟道晶体管侧上的衬底偏置，且P沟道晶体管的衬底偏置变浅。即，元件的特性在图8中所示箭头69的方向上调整。因此，如图8中所示，当导通电流Ionp增加了箭头69所指示的电流量时，点681所示的特性被调整到点682所示的特性。这表明，P沟道晶体管的衬底偏置变浅，且操作速度增加，因而它被调整到适当的导通电流Ionp。
类似于点711所示的特性，如上所述在特性接近于PN监控目标3的和远离延迟监控目标2的情况下，也可以进行调整。这也就是说，参考区域B中点711所指示的特性，类似于点631所指示的特性，首先调整N沟道晶体管的衬底偏置。导通电流Ionn降低点721所指示的电流量，并调整到PN平衡监控目标3上点712所指示的特性。在PN平衡监控目标3上，信号EN1变为“L”或“H”，并且将基于信号EN1执行区域A或B中的调整。即，在元件特性绘制在区域B中的情况下，当继续调整时，特性将绘制在区域A中超出PN平衡监控目标3。在元件特性绘制在区域A中的情况下，当继续调整时，特性将绘制在区域B中超出PN平衡监控目标3。在达到点713所指示的特性之前，重复这些调整。
在图8中，点612、662、682、713每一个所指示的每一特性示出在调整的中间。点632所指示的特性在延迟监控目标2上，并表示由于从延迟监控部分20输出的信号DOWN和UP两者都未变为激活，故调整完成。
下面，将说明在达到PN平衡监控目标3之后的操作。图9是用于解释在达到PN平衡监控目标3之后衬底偏置控制电路的操作的图。参考图9，根据其中元件特性绘制在区域B中的情况，点761所指示的特性被调整到PN平衡监控目标3上点762所指示的特性。之后，根据元件特性绘制在接近于PN平衡监控目标3的区域A或B的情况，点762所指示的特性被向着延迟监控目标2调整到点763所指示的特性。目前调整的量由箭头771和箭头772的和来表示。导通电流Ionn的分量对应于与U/D计数器312的计数值，而导通电流Ionp的分量对应于U/D计数器311的计数值。
假设当到达点763时，U/D计数器312的计数值达到限制值CPmn。U/D计数器312使信号CPmn激活，以通知控制电路28该计数值达到限制值。在信号PDWN被激活的条件下，也就是说，当(EN1，EN2)变为(L，H)时，控制电路28使信号NDWN而不是信号PDWN激活，如图6中所示。因此，当特性绘制在PN平衡监控目标3和虚线5之间的允许范围内时，如箭头773所示，与正常区域B中的调整不同地调整P沟道晶体管的衬底偏置。由于在达到点764所指示的特性时信号EN2变为“L”，控制电路28不使信号NDWN激活，并然后完成调整。因此，调整了的特性将不会偏离PN平衡监控目标3的允许范围。在比较点763和764时，发现点764在一定程度上偏离PN平衡监控目标3，但接近于延迟监控目标2，并因此，导通电流Ionp降低。
假设当到达点763时，U/D计数器311的计数值达到限制值CNmn。U/D计数器311使信号CNmn激活，以通知控制电路28该计数值达到限制值。在信号NDWN被激活的条件下，也就是说，当(EN1，EN3)变为(H，L)时，控制电路28使信号PDWN激活，而不是信号NDWN，如图6中所示。因此，U/D计数器312向下计数。当特性绘制在PN平衡监控目标3和虚线4之间的允许范围内时，如箭头774所示，与正常区域A中的调整不同地调整N沟道晶体管的衬底偏置。在达到点765所指示的特性时，U/D计数器312指示该限制值CPmn，然后调整完成。在比较PN平衡监控目标3上的点763时，发现在调整后的点765处，导通电流Ionn进一步降低。
在区域C、D中，类似于区域A、B，能够控制衬底偏置，使其有些偏离PN平衡监控目标3且尽可能接近延迟监控目标2。以这样的方式，能够进行调整，使得在PN平衡监控目标的允许范围内优化导通电流。
图10是示出控制电路的控制逻辑的另一示例的真值表。如图10中所示，控制电路28的控制逻辑相对于延迟监控部分20的输出信号DOWN/UP可以是不对称的。为了使信号UP激活，需要P沟道晶体管、N沟道晶体管或者两者的操作速度在设计值之下。也就是说，这是在要提高操作速度以确保规定的性能的条件下。因此，为了获得尽可能接近于延迟监控目标2的性能，与图6的真值表相比，在图10的真值表中两处值变化。一个这样的变化是，在使信号UP激活和(EN1，EN2，EN3)变为(H，H，H)以及限制值CPmx时，使输出NUP激活。另一个是当信号UP激活且(EN1，EN2，EN3)变为(L，L，L)以及限制值CNmx时，使输出PUP激活。
下面将说明根据图10中所示的控制逻辑操作的衬底偏置控制电路15的操作。图11是用于解释衬底偏置控制电路操作的图。参考图11，基本操作与前面参考图6所描述的操作相同。因此，首先在区域C中，将区域C中点811所指示的特性调整箭头821所指示的调整量，以转变为点812所示的特性。之后，在区域C或D中，将点812所指示的特性沿PN平衡监控目标3调整箭头822所指示的调整量，以转变为点813所指示的特性。当到目前为止进行调整时，U/D计数器312达到向上计数的限制值，以便使信号CPmx激活。由于N沟道晶体管的衬底偏置调整达到停止，将调整能够调整的P沟道晶体管的衬底偏置。因此，在箭头823所指示的方向上进行调整。
根据图6中所示的控制逻辑，当通过调整，特性移动到虚线4时，也就是说，当信号(EN1，EN2，EN3)变为(H，H，H)时，输出信号NUP、PUP未变成激活，且调整达到停止。根据图10中所示的控制逻辑，甚至在信号(EN1，EN2，EN3)变为(H，H，H)时，使输出信号NUP激活，并且进一步将P沟道晶体管的衬底偏置向变浅调整。直至特性达到延迟监控目标2或用于调整P沟道晶体管的衬底偏置的U/D计数器311达到限制值，调整P沟道晶体管的衬底偏置。图11示出U/D计数器311达到限制值的情况。因此，尽管PN平衡超出虚线4，但是发现由于更接近于延迟监控目标2，操作速度更接近于设计值。
如上所述，衬底偏置控制电路15难以偏离晶体管的性能管理范围，并且能够提供合适的衬底偏置。另外，由于衬底偏置控制电路15提供主电路10以适当衬底偏置电压，因此能够减小无用泄漏电流。
本发明能够提供具有衬底偏置电压控制电路的半导体集成电路器件以及衬底偏置电压控制方法，其中导通电流不会偏离晶体管的性能管理范围，且其能够提供适当的衬底偏置电压。另外，根据本发明，由于将适当的衬底偏置电压提供到半导体集成电路器件，因此能够降低无用泄漏电流。此外，根据本发明，由于设置了PN平衡的允许范围且控制衬底偏置电压，使得在PN平衡允许范围内泄漏电流最小化，故能够进一步降低泄漏电流。
显而易见的是，本发明并不限于上述实施例，其可以修改和变化，而不脱离本发明的精神和范围。
权利要求
1.一种半导体集成电路器件，包括第一偏置产生电路，其配置为产生P沟道晶体管的第一衬底偏置电压；第二偏置产生电路，其配置为产生N沟道晶体管的第二衬底偏置电压；以及控制电路，其配置为基于向其施加了所述第一衬底偏置电压和所述第二衬底偏置电压的电路的操作状态，独立地控制所述第一偏置产生电路和所述第二偏置产生电路。
2.如权利要求1所述的半导体集成电路器件，其中所述控制电路与时钟信号同步地操作，并在所述时钟信号的一个周期中仅控制所述第一衬底偏置电压和所述第二衬底偏置电压中的一个。
3.如权利要求1所述的半导体集成电路器件，进一步包括延迟监控部分，其配置为测量所述电路中包括的第一电路的延迟时间，并输出该第一电路的所述延迟时间与预定延迟时间之间的比较结果；以及PN平衡监控部分，其配置为测量所述P沟道晶体管的导通电流和所述N沟道晶体管的导通电流之间的平衡，并输出PN平衡信号，其中所述控制电路基于所述比较结果和所述PN平衡信号，独立地控制所述第一偏置产生电路和所述第二偏置产生电路。
4.如权利要求3所述的半导体集成电路器件，其中所述PN平衡监控部分包括第一延迟电路，其配置为产生取决于所述P沟道晶体管的特性的延迟时间，第二延迟电路，其配置为产生取决于所述N沟道晶体管的特性的延迟时间，以及第一PN平衡信号产生电路，其配置为基于由所述第一延迟电路所产生的所述延迟时间和由所述第二延迟电路所产生的所述延迟时间之间的差，来产生所述PN平衡信号。
5.如权利要求4所述的半导体集成电路器件，其中所述PN平衡监控部分包括第二PN平衡信号产生电路，其配置为产生第二PN平衡信号，该信号表示所述差是否是在预定的范围中，且将所述第二PN平衡信号输出给控制电路，其中所述控制电路基于所述第二PN平衡信号，独立地控制所述第一偏置产生电路和所述第二偏置产生电路，使得延迟时间最接近于在所述预定范围内的所述预定延迟时间。
6.如权利要求4所述的半导体集成电路器件，其中所述第一延迟电路包括多个AND电路，其配置为彼此级联；以及其中所述第二延迟电路包括多个OR电路，其配置为彼此级联。
7.如权利要求4所述的半导体集成电路器件，其中所述第一延迟电路包括多个NAND电路，其配置为彼此级联；以及其中所述第二延迟电路包括多个NOR电路，其配置为彼此级联。
8.如权利要求3所述的半导体集成电路器件，其中所述延迟监控部分包括时钟延迟电路，其配置为输出第一延迟时钟信号，时钟信号被所述第一电路延迟；比较部分，其配置为输出所述时钟信号和所述第一延迟时钟信号间的比较结果；其中，所述PN平衡监控部分包括第一延迟电路，其配置为输出第二延迟时钟信号，所述时钟信号被所述P沟道晶体管延迟，第二延迟电路，其配置为输出第三延迟时钟信号，所述时钟信号被所述N沟道晶体管延迟，PN平衡信号产生电路，其配置为基于所述第二延迟时钟信号和所述第三延迟时钟信号，输出所述PN平衡信号。
9.如权利要求8所述的半导体集成电路器件，其中所述第一延迟电路输出第四延迟时钟信号，其延迟时间被缩短了与预定数量的所述P沟道晶体管对应的时间；所述第二延迟电路输出第五延迟时钟信号，其延迟时间被缩短了与预定数量的所述N沟道晶体管对应的时间；其中所述PN平衡监控部分进一步包括第二PN平衡信号产生电路，其配置为输出第二PN平衡信号，该信号表示所述第四延迟时钟信号和所述第三延迟时钟信号之间的延迟差是否在预定范围中，以及第三PN平衡信号产生电路，其配置为输出第三PN平衡信号，该信号表示所述第五延迟时钟信号和所述第二延迟时钟信号之间的延迟差是否在预定范围中，其中所述控制电路基于所述第二PN平衡信号和所述第三PN平衡信号，独立地控制所述第一偏置产生电路和所述第二偏置产生电路，使得延迟时间最接近于所述的预定范围中的所述预定的延迟时间。
10.如权利要求9所述的半导体集成电路器件，其中所述第一延迟电路包括多个AND电路，其配置为彼此级联，以及其中所述第二延迟电路包括多个OR电路，其配置为彼此级联。
11.一种衬底偏置控制方法，包括(a)产生P沟道晶体管的第一衬底偏置电压；(b)产生N沟道晶体管的第二衬底偏置电压；以及(c)基于向其施加了所述第一衬底偏置电压和所述第二衬底偏置电压的电路的操作状态，独立地控制所述第一偏置产生电路和所述第二偏置产生电路。
12.如权利要求11所述的衬底偏置控制方法，其中所述步骤(c)包括(c1)一次仅控制所述第一衬底偏置电压和所述第二衬底偏置电压中的一个。
13.如权利要求11所述的衬底偏置控制方法，进一步包括(d)测量所述电路中包括的第一电路的延迟时间，并输出该第一电路的所述延迟时间和预定的延迟时间之间的比较结果；以及(e)测量所述P沟道晶体管的导通电流和所述N沟道晶体管的导通电流之间的平衡，并输出PN平衡信号，其中所述步骤(c)包括(c2)基于所述比较结果和所述PN平衡信号，独立地控制所述第一偏置产生电路和所述第二偏置产生电路。
14.如权利要求13所述的衬底偏置控制方法，其中所述步骤(e)包括(e1)基于取决于所述P沟道晶体管的特性的延迟时间和取决于所述N沟道晶体管的特性的延迟时间之间的差，产生所述PN平衡信号。
15.如权利要求14所述的衬底偏置控制方法，其中所述步骤(e)包括(e2)产生第二PN平衡信号，其表示所述的差是否在预定的范围中，并将所述第二PN平衡信号输出给控制电路，其中所述步骤(c)包括(c3)基于所述第二PN平衡信号，独立地控制所述第一偏置产生电路和所述第二偏置产生电路，使得延迟时间最接近于所述预定范围内的所述预定延迟时间。
全文摘要
一种半导体集成电路器件，其包括第一偏置产生电路(301)、第二偏置产生电路(302)和控制电路(28)。该第一偏置产生电路(301)产生P沟道晶体管的第一衬底偏置电压。该第二偏置产生电路(302)产生N沟道晶体管的第二衬底偏置电压。该控制电路(28)基于向其施加了该第一衬底偏置电压和第二衬底偏置电压的电路的操作状态，独立地控制所述第一偏置产生电路和所述第二偏置产生电路。
文档编号H01L27/085GK101056103SQ200710096039
公开日2007年10月17日 申请日期2007年4月10日 优先权日2006年4月10日
发明者成竹功夫 申请人:恩益禧电子股份有限公司