专利名称：存储单元阵列及其制造方法
技术领域：
本发明总体涉及半导体存储装置，更具体地涉及NOR闪存及其制造工艺。
背景技术：
当前可以获得几种形式的非易失性存储器，包括电可编程只读存储器(EPROM)、电可擦除可编程只读存储器(EEPROM)、和闪存EEPROM。闪存已被广泛应用于例如存储卡、个人数字助理(PDA)、蜂窝电话和MP3播放器的装置的高容量存储器中。
发明内容
本发明的目的是提供一种新的改进了的半导体存储装置及其制造工艺。
本发明的另一目的是提供可以克服现有技术的局限和缺点的具有上述特性的半导体存储装置及其工艺。
根据本发明通过提供半导体存储阵列及其制造工艺可以实现这些和其它的目的，其中多个位线扩散形成于基底上，并且在位线扩散之间按对形成存储单元，各对单元具有相邻于位线扩散的第一和第二导体，在第一和第二导体侧部的浮置栅极、在浮置栅极之间的擦除栅极、和在擦除栅极下面的基底内的源极扩散，和电容耦合到浮置栅极的至少一个附加导体。
在一些公开的实施例中，相邻于位线扩散的导体是字线，并且附加导体由或者耦合到各自的浮置栅极的耦合栅极对或者是耦合到两个浮置栅极的单耦合栅极组成。
在另一实施例中，相邻于位线扩散的导体是编程线，并且第三导体是在垂直于编程线和扩散的方向上延伸的字线。
图1是根据本发明的NOR闪存单元阵列的一实施例的俯视平面图。
图2是沿图1中2-2线所取的截面图。
图3是图1的实施例的6×4单元阵列的电路图。
图4A-4Q是示出根据本发明的制造图1的存储单元阵列的工艺的一实施例中的步骤的截面图。
图5是根据本发明的NOR闪存单元阵列的另一实施例的俯视平面图，耦合栅极以粗实线绘出以便更好地示出其轮廓。
图6是沿图5的6-6线所取的截面图。
图7是根据本发明的存储单元阵列的另一实施例的俯视平面图。
图8是沿图7中8-8线所取的截面图。
图9-12是沿图8中9-9、10-10、11-11、12-12线所取的截面图。
图13是图7的实施例的6×4单元阵列的电路图。
图14A-14N是示出根据本发明的制造图7的存储单元阵列的工艺的一实施例中的步骤的截面图。
具体实施例方式
如在图1中所示出的，存储器包括NOR型裂栅闪存单元，各个单元具有根据单元的状态(“0”或“1”)或正或负充电的浮置栅极。阵列按行或按列布置，位线21垂直延伸并且源极线13、字线14、耦合栅极16、和擦除栅极17都水平延伸并且垂直于位线。阵列形成于基底19上，基底可以是P型硅基底或其中形成了P阱的N型硅基底。
如在图2中所示出的，在基底内的位线扩散21之间成对布置各列中的单元。除了浮置栅极11之外，各单元还包括字线14和耦合栅极16，字线位于浮置栅极和位线扩散之一之间并且耦合栅极通常位于浮置栅极上方。两个单元成对共享位于浮置栅极之间的公共源极扩散13和公共擦除栅极17。单元位于其中的列的位线12通过接触22连接到位线扩散。
相邻列中的单元通过浅沟槽隔离区20而相互分开和隔离，浅沟槽隔离区20在相邻单元内的浮置栅极和位线扩散之间延伸并且将其分开，同时允许源极线扩散、擦除栅极、控制栅极、字线、和位线穿过。
浮置栅极11由掺杂以剂量为1020至1021/cm3的磷、砷或硼的多晶硅制造，并且具有730至1900的量级的厚度或高度，浮置栅极的外边部与源极线扩散13的外边部对齐。
字线14和擦除栅极17也由掺杂以剂量为1020至1021/cm3的磷、砷或硼的多晶硅制造，并且分别具有300至1000量级的厚度或高度。擦除栅极直接位于源极线扩散上方并且通过具有150至250量级的厚度的氧化层23而被绝缘。字线14通过具有30至100量级的厚度的氧化层24而与基底的上表面隔离。
浮置栅极11通过具有100量级厚度的氧化物层26与基底的上表面绝缘并且通过具有150量级的厚度的氧化物层27、28与字线14和擦除栅极17的侧壁绝缘。通过化学气相沉积(CVD)形成并且具有400至800量级的厚度的氧化物或氮化物层29覆盖字线和擦除栅极。
浮置栅极的上部在氧化物/氮化物层29上方延伸，并且耦合栅极16在浮置栅极上方居中。耦合栅极比浮置栅极宽，耦合栅极的外边部分沿浮置栅极的侧部向下延伸至氧化物/氮化物层，耦合栅极的下部因而覆盖并且包围浮置栅极的上部从而提供耦合栅极和浮置栅极之间的电容耦合的延伸区。耦合栅极17还可以由掺杂以剂量为1020至1021/cm3的磷、砷或硼的多晶硅制造，并且具有在氧化物/氮化物层上1000至2500量级的厚度或高度。具有100至200量级的厚度的介电层31使各耦合栅极与浮置栅极的上部和氧化物/氮化物层相互隔离。介电层可以是纯氧化物膜、氮氧化物膜、或氧化物、氮化物和氧化物(ONO)层的组合，例如在两个氧化物层之间的氮化物层。
例如磷硅酸盐玻璃(PSG)或硼磷硅酸盐玻璃(BPSG)的玻璃材料32在整个晶片上方延伸，位线12在玻璃材料顶部上且位线接触22通过开口33在其内延伸。位线扩散21由在列中相邻对的单元共享，且在相邻对中的单元的字线14′、14″在图2中示出。
图3示出了具有在图1中示出的4行和6列的NOR型裂栅单元阵列。每行具有一条字线并且每列具有一条位线。对于给定的应用，所述阵列可以具有任何希望数量的行和列，并且典型的块可以具有例如64行(64字线)和4k列(4096)位线。对于块中所有8行的源极线、擦除栅极、和耦合栅极可以被编组到一起并且各个组仅连接到一个端子从而简化阵列编码。通过寻址字线和位线而选择单独的单元，并且在图3的实施例中，例如通过寻址字线WLX、位线BLY而选择单元34。其它的字线和位线未被选择，而且在其它块内的源极线、擦除栅极和耦合栅极也是如此。
通过对浮置栅极的热载流子注入，被选择的单元被编程或设置为逻辑0，并且通过从浮置栅极至擦除栅极的电子隧道效应被擦除或回到逻辑1状态。
在表1中概述了不同单元阵列操作的操作条件。
表1
可以按逐位方式进行编程，在热电子编程期间，9V被施加到耦合栅极从而提供对浮置栅极的耦合，并且5.0V被施加到源极线和擦除栅极。大约1.6V的电压被施加到字线并且编程电流Ip被施加到位线。所述电流典型地为1-10μA的量级，尽管在一些应用中可以低至0.1μA。
可以以两种方式之一进行擦除。在第一种方式中，施加-10V到耦合栅极，施加5.0V到擦除栅极，并且源极线可以是0V或5V。擦除时间在1-10ms的量级，电子从浮置栅极隧穿到擦除栅极。还可以通过对擦除栅极施加10V电压而不对耦合栅极施加任何电压来进行擦除。
当负电压施加到耦合栅极时，耦合栅极耦合到浮置栅极，并且浮置栅极上的高负电势提高了电子耦合并且允许较低的电压施加到擦除栅极上。但是，如果擦除栅极和源极线之间的氧化物或介电层足够厚，则擦除栅极可以维持电压(例如10-15V)，该电压高到足以引起从浮置栅极至擦除栅极的电子隧道效应，而不对耦合栅极施加任何负电势并且不引起擦除栅极和源极线之间的氧化物击穿。对于NOR型裂栅单元，单元可以被过擦除，即擦除到负阈值电压。
通过施加Vcc至编程栅极和字线，并且对于位线施加Vr，被选择的单元就绪。
图1的存储单元阵列可以通过在图4A-4Q中示出的工艺制造。在硅基底19内形成深度为0.15μm至0.30μm量级的浅沟槽并且填充以热生长氧化物和高密度等离子体沉积氧化物的组合，其被平坦化从而暴露硅的有源区。
沟槽的走向平行于在图4A-4Q的页面的方向。
具有100至200量级的厚度的氧化物层41热生长在基底上。在其中将要形成擦除栅极的区内形成光刻掩膜42。随后未被保护的氧化物通过湿或干蚀刻而被去除，留下在垂直于图4B的页面方向上延伸的氧化物条从而形成擦除栅极氧化物23。
在所述掩膜被剥离之后，如在图4C中所示出的，在基底和擦除栅极氧化物23上方热生长或沉积具有30至100厚度的另一氧化物层，将擦除栅极氧化物的厚度增加到大约150至250。
多晶硅的导电层44(poly-1)以300至1000量级的厚度沉积在隔离区之间的氧化物上，如在图4D中所示出的。多晶硅被掺杂以1020至1021/cm3量级的磷、砷或硼。具有600至1000量级的厚度的氧化物层或氮化物层46通过化学气相沉积(CVD)形成于poly-1层上并且用作在后续的干蚀刻期间避免poly-1材料被蚀刻的掩膜。
如在图4E中所示出的，在CVD层上采用另一掩膜47从而界定字线和擦除栅极。CVD层46和poly-1层44未被遮蔽的部分被各向异性地蚀刻掉，仅留下形成字线14和擦除栅极17的poly-1材料，如在图4F中所示出的。同时，氧化层43未被掩膜的部分也被蚀刻，仅留下形成擦除栅极氧化物23和在字线下面的氧化物层24的部分。
接着，在基底被暴露的部分上方和沿字线14、擦除栅极17的侧壁，和在其上的CVD层上方，热生长或者沉积另一氧化物层48。氧化物层48在基底上具有量级为100的厚度并且在字线和擦除栅极的侧壁上具有大约100至150量级的厚度。厚度差可以通过提高多晶硅的氧化或通过使用牺牲氧化实现，牺牲氧化通过各向异性干蚀刻将其回蚀刻从而在层48形成之前在侧壁上留下具有大约50的厚度的初始层。
多晶硅的第二导电层(poly-2)被沉积在氧化物层48上，如在图4H所示出的。Poly-2层具有量级为1000至2000的厚度并且以1020至1021/cm3的剂量被掺杂以磷、砷或硼。Poly-2填充CVD/poly-1叠层之间的间隙并且被回蚀刻或稍微低于CVD层的顶部从而在字线14和擦除栅极17之间的存储沟道上方形成浮置栅极11，如在图4I中所示出的。
随后去除CVD层46的上部从而暴露浮置栅极的上部，如在图4J中所示出的。CVD氧化物或氮化物可以通过干各向异性蚀刻而被回蚀刻，在字线和擦除栅极上方留下大约400至800的CVD材料。
此时，浮置栅极是在行的方向即垂直于图4J中的页面方向上延伸的长条形式。为了对于单独的单元将浮置栅极形成为单独的岛，在浮置栅极所处的区上方形成另一掩膜(未示出)，并且条形的未被遮掩的部分被蚀刻掉，留下单独的浮置栅极。
随后在基底内在擦除栅极17直接下面，使用另一光刻掩膜51，通过高能注入磷或砷形成源极扩散13，如在图4K中所示出的。
具有量级为100至200的厚度的介电层52沉积在浮置栅极11、擦除栅极17和氧化物或氮化物层46的被暴露的表面上，如在图4L中所示出的。所述介电材料可以是纯氧化物膜、氮氧化物膜，或氧化物、氮化物和氧化物(ONO)层的组合，例如在两个氧化物层之间的氮化物层。
随后在介电层上方沉积多晶硅的第三导电层53(poly-3)，如在图4M中所示出的。Poly-3层具有量级为1000至2500的厚度并且被掺杂以1020至1021/cm3量级的磷、砷或硼。在poly-3层上形成掩膜54从而界定耦合栅极，如在图4N中所示出的，并且在另一干各向异性蚀刻步骤中，去除未被遮掩的poly-3材料的部分和在其下的介电层52的部分。CVD层46保护字线和擦除栅极，但是字线之间的poly-2层49未被保护的部分和其下的氧化物层48也在该步骤中被去除，留下在图4O中示出的结构。
随后在字线之间和在隔离区之间在基底中形成位线扩散21，所述隔离区通过高能注入磷或砷而隔离相邻列中的单元，如在图4P中所示出的，并且例如磷硅酸盐玻璃(PSG)或硼磷硅酸盐玻璃(BPSG)被沉积在整个晶片上。在玻璃内形成位线接触开口33，并且金属层沉积在玻璃上方并且被构图从而形成位线12和位线接触22，如在图4Q中所示出的。
图5中示出的实施例相似于图1的实施例，除了各对单元具有单耦合栅极而不是各单元具有其单独的耦合栅极之外。通过比较图1和5可以看出，耦合栅极56还具有与耦合栅极16不同的配置。各个单独耦合栅极16在平面图上具有矩形形状或配置，而耦合栅极56具有从中心矩形干线58以直角延伸的通常为矩形的臂或支线(finger)57。干线在行方向上延伸，而支线在列方向上延伸，各支线覆盖浮置栅极11之一。
图5的实施例可以通过与图1的实施例相同的工艺形成，除了其中耦合栅极和浮置栅极形成的方式之外。替代使用矩形掩膜对以界定耦合栅极，如在图4N中示出的，构图耦合栅极的掩膜从而具有在图5中示出的支线配置。使用该掩膜，不必在poly-2材料的条上进行单独的掩膜和蚀刻步骤从而形成浮置栅极的单独的岛，因为当poly-3层被蚀刻从而形成耦合栅极时，未被支线覆盖的poly-2条的部分将被蚀刻。因而，浮置栅极与耦合栅极在相同的步骤中形成并且与耦合栅极的支线自对齐。
在图7中示出的实施例7是具有浮置栅极61的裂栅闪存单元的无接触阵列。与其它的实施例相同，所述阵列按行和列排列，具有在相互平行的一方向上延伸的位线扩散62和源极线扩散63。但是，在该实施例中，导体64在垂直于所述扩散的第二方向上延伸并且用作在其下的浮置栅极的耦合栅极。所述阵列在基底66上形成。
各浮置栅极代表存储单元或单位，存储单元或单位根据其中所存储的逻辑状态(“0”或“1”)可以被充电为负或正。
如在图1和图5中的实施例，存储单元在基底内在位线之间接对排列，各对单元共享位于位线之间的中间的公共源极线扩散63。浮置栅极61位于源极线扩散的两侧，虚拟浮置栅极67位于位线扩散上方，并且擦除栅极68位于源极线扩散上方。
编程栅极71、72位于位线扩散的对侧并且在平行于位线扩散和源极线扩散的方向上延伸。位线左边的编程栅极71称为左侧编程栅极并且用PGL指示，而位线右边的编程栅极72称为右侧编程栅极并且用PGR指示。
浮置栅极61由多晶硅制成，所述多晶硅被掺杂以1020至1021/cm3量级的磷、砷或硼，并且具有730至1900量级的厚度或高度，浮置栅极的外边部与源极线扩散63的外边部对齐。
擦除栅极和编程栅极71、72也由多晶硅制成，所述多晶硅被掺杂以1020至1021/cm3量级的磷、砷或硼，并且分别具有300至1000量级的厚度或高度。擦除栅极直接位于源极线扩散上方并且通过具有量级为150至250的厚度的氧化物层73与其绝缘。编程栅极71、72通过具有量级为30至100厚度的氧化物层74而与基底的上表面隔离。
浮置栅极61通过具有100量级厚度的氧化物层76与基底的上表面绝缘，通过具有150量级的厚度的氧化物层77、78与擦除栅极68和编程栅极71、72的侧壁绝缘。通过化学气相沉积(CVD)形成并且具有400至800厚度的氧化物或氮化物膜，覆盖擦除栅极和编程栅极。
字线64横过浮置栅极和虚拟浮置栅极上方，并且通过介电层80与这些栅极和氧化物或氮化物层79隔离。介电层具有量级为100至200的厚度，并且可以是纯氧化物膜、氮氧化物膜，也可以是氧化物、氮化物和氧化物(ONO)层的组合，例如在两个氧化物层之间的氮化物层。
字线的下部覆盖并且包围浮置栅极的上部从而提供字线和浮置栅极之间电容耦合的延伸区。
在图9-12中可以看出，阵列的相邻行中的字线和浮置栅极相互隔离，并且硼或BF2沟道阻挡扩散81被注入浮置栅极之间的基底内从而电隔离相邻行内存储单元之间的沟道。
图13示出了具有在图7中示出的4行和6列的无接触单元阵列的存储块或阵列。对于给定的应用，所述阵列可以具有任何希望数量的行和列，并且典型的块可以，例如具有64行(64字线)和4k列(4096)位线而在阵列内部无接触。源极线、擦除栅极、左编程栅极(PGL)和右编程栅极(PGR)可以被编组到一起并且各个组仅连接到一个端子从而简化阵列编码。通过寻址希望单元的字线、位线、和编程线而选择单独的单元，而对其它字线、位线和编程线则不选择。在图13的实施例中，例如，通过寻址字线WLX、位线BLY、和PGR线而选择单元82。
通过对浮置栅极的热载流子注入，被选择的单元被编程或设置为逻辑0状态，并且通过从浮置栅极至擦除栅极的电子隧道效应被擦除或回到逻辑1状态。
在表2中概述了不同单元阵列工作的工作条件。
表2
可以按逐位方式进行编程，在热电子编程期间，9V被施加到耦合栅极从而提供对浮置栅极的耦合，并且5.0V被施加到源极线和擦除栅极。大约1.6V的电压被施加到PGR线并且编程电流Ip被施加到位线。所述电流典型地为1-10μ的量级，尽管在一些应用中可以低至0.1μA。
擦除可以以两种方式之一进行。在第一种方式中，施加-10V到字线，施加5.0V到擦除栅极，并且源极线可以被施加0V或5V。擦除时间在1-10ms的量级，电子从浮置栅极隧穿到擦除栅极。还可以通过对擦除栅极施加10V电压而不对字线施加任何电压来进行擦除。
当负电压施加到字线时，字线被耦合到浮置栅极，并且浮置栅极上的高负电势提高了电子耦合并且允许较低的电压施加到擦除栅极上。但是，如果擦除栅极和源极线之间的氧化物或介电层足够厚，则擦除栅极可以维持电压(例如10-15V)，该电压高到足以引起从浮置栅极至擦除栅极的电子隧道效应，而不对耦合栅极施加任何负电势并且不引起擦除栅极和源极线之间的氧化物击穿。
对于任何类型的擦除，擦除持续直到存储单元的阈值电压是大约0.5V为止，并且通过对字线施加0V可以被停止擦除。对于无接触的阵列，应当注意确保存储单元不被过擦除，即擦除到负阈值电压。
当额外的-10V施加到字线时，根据-10V的电压是按列施加还是施加到整个阵列块，单元阵列可以或者按列擦除或者可以一次擦除掉整个阵列块。
当在擦除栅极上仅用10V进行擦除时，擦除不可以列为基础进行，并且整个单元阵列一次被擦除，因为所有的擦除栅极连接到一个端子。
通过施加Vcc至编程栅极、5V至字线、Vr至位线，被选择的单元就绪。
图7的存储单元阵列可以通过在图14A-14M中示出的工艺制造。在该工艺中，具有量级为100至200厚度的氧化物层83被热生长在P型硅基底66上。在其中擦除栅极将要形成的区内的氧化物层上形成光刻掩膜84。随后通过湿或干蚀刻去除未被保护的氧化物，并且剥离掩膜，留下在垂直于图14B的页面方向的方向上延伸的氧化物条从而形成擦除栅极氧化物73。
如在图14C中所示出的，另一具有量级为30至100的厚度的氧化物层86被热生长或沉积在基底和擦除栅极73上方，将擦除栅极氧化物的厚度增加到大约150至250。
多晶硅的导电层87(poly-1)以300至1000量级的厚度沉积在氧化物上方，如在图14D中所示出的。多晶硅被掺杂以量级为1020至1021/cm3的磷、砷或硼。通过化学气相沉积(CVD)，具有量级为600至1000的氧化物或氮化物层88在poly-1层上形成并且用作在随后的干蚀刻步骤期间避免蚀刻poly-1材料的掩膜。
如在图14E中所示出的，在CVD层上使用另一掩膜89从而界定编程栅极和擦除栅极。蚀刻CVD层88和poly-1层87的未被遮掩的部分，仅留下形成编程栅极71、72和擦除栅极68的poly-1材料的部分，如在图14F中所示出的。同时，氧化物层86的未被遮掩的部分也被蚀刻，仅留下在编程栅极下面的形成擦除栅极73和氧化物层74的部分。
如在图14G中所示出的，随后在左和右编程栅极之间通过光刻掩膜注入磷或砷而形成位线扩散62。注入剂量足以形成对于导电层具有低表面电阻的埋入的N+扩散。
接着，在基底被暴露的部分上方和沿编程栅极71、72、擦除栅极68的侧壁，和在其上的CVD层上，热生长或者沉积另一氧化物层92，如在图14H中所示出的。氧化物层92在基底上具有量级为100的厚度并且在编程栅极和擦除栅极的侧壁上具有大约100至150量级的厚度。厚度差可以通过提高多晶硅的氧化，或通过使用牺牲氧化实现，牺牲氧化通过各向异性干蚀刻将其回蚀刻，从而在层92形成之前在侧壁上留下具有大约50的厚度的初始层。
多晶硅的第二导电层93(poly-2)被沉积在氧化物层92上方，如在图14I中所示出的。Poly-2层具有1000至2000量级的厚度，并且被掺杂以量级为1020至1021/cm3的磷、砷或硼。poly-2填充CVD/poly-1叠层之间的间隙并且被回蚀刻或稍微低于CVD层的顶部从而形成在存储沟道上方的浮置栅极61和在位线上方的虚拟浮置栅极67，如在图14J中所示出的。在擦除栅极和编程栅极侧壁上的氧化物层92的部分形成氧化物层77、78。
去除CVD层88的上部，从而暴露浮置栅极61和虚拟浮置栅极67的上部，如在图14K中所示出的。通过干各向异性蚀刻，可以蚀刻CVD氧化物或氮化物，在编程栅极和擦除栅极上方留下大约400至800的CVD材料。
此时，浮置栅极和虚拟浮置栅极是与位线和编程线相同方向即垂直于图14K中的页面的方向上延伸的长条形式。在后面的步骤中，它们将被蚀刻为单独的岛从而对于单个单元形成浮置栅极。
如在图14L中所示出的，现在使用另一光刻掩膜94，通过高能注入磷或砷直接在擦除栅极68下面形成源极线扩散63。
随后，在浮置栅极61、虚拟浮置栅极67、擦除栅极68、和氧化物或氮化物层88的被暴露的表面上沉积具有厚度为100至200量级的介电层96。介电材料可以是纯氧化膜、氮氧化膜、或者是例如在两个氧化物层之间的氮化物层的氧化物、氮化物和氧化物(ONO)的组合。
随后在介电层上方沉积多晶硅的导电层97(poly-3)，如在图14N中所示出的。Poly-3层具有1000至2500量级的厚度，并且被掺杂以量级为1020至1021/cm3的磷、砷或硼。在poly-3层上方形成掩膜(未示出)并且对其构图从而界定所述字线，并且未被遮掩的poly-3材料、介电膜96的部分，和未被保护的浮置栅极的部分和虚拟浮置栅极条通过干各向异性蚀刻而被蚀刻，从而形成字线和浮置栅极和虚拟浮置栅极的单独的岛。在编程栅极和擦除栅极顶上的CVD氧化物或氮化物保护编程栅极和擦除栅极并且避免编程栅极和擦除栅极受到蚀刻的影响。
在字线和浮置栅极形成之后，通过注入硼或BF2形成沟道阻挡扩散81。注入剂量优选为在le13-le14/cm3的量级，所述剂量足以电隔离相邻存储单元之间的沟道而不影响N+位线和源极线扩散。
从前述内容显见本发明提供了一种新的改进了的半导体存储装置及其制造工艺。尽管仅详细描述了某些优选实施例，但是对于本领域的技术人员显见，在不偏离由所附权力要求界定的本发明的范围的情形下，可以进行某些变化和改良。
权利要求
1.一种存储单元阵列，包括第一导电类型的基底、在第一基底上的第二导电类型的空间上隔离的第一和第二区、相邻于所述第一和第二区的第一和第二字线、在第一区和第二区之间的基底上的第二导电类型的第三区、在第三区上方的擦除栅极、在所述字线和擦除栅极之间的第一和第二浮置栅极、覆盖所述浮置栅极的耦合栅极、在垂直于所述字线的方向上延伸的位线，和互连第一和第二区和所述位线的位线接触。
2.根据权利要求1的存储单元阵列，其中所述耦合栅极比浮置栅极宽，并且所述耦合栅极的下部覆盖并且包围所述浮置栅极的上部从而提供耦合栅极和浮置栅极之间延伸的电容耦合。
3.根据权利要求1的存储单元阵列，其中正电压施加到所述擦除栅极并且负电压施加到所选择单元的耦合栅极从而产生从所述浮置栅极到擦除栅极的电子隧道效应。
4.根据权利要求1的存储单元阵列，还包括所述擦除栅极和第三区之间足够厚度的栅极氧化物，使得所述擦除栅极可以保持足够高的电压从而产生从浮置栅极之一至擦除栅极的电子隧道效应而不引起栅极氧化物的击穿。
5.根据权利要求4的存储单元阵列，其中所述栅极氧化物具有150至250的量级的厚度，并且将10-15V量级的电压施加到所述擦除栅极上。
6.根据权利要求1的存储单元阵列，其中所述第一和第二区是位线扩散，并且第三区是源极扩散。
7.一种存储单元阵列，包括基底、在所述基底上的第一和第二位线扩散、相邻于所述位线扩散的第一和第二编程栅极、在所述位线扩散之间的中间的基底上的源极线扩散、在所述源极线扩散上的擦除栅极、在所述编程栅极和擦除栅极之间的第一和第二浮置栅极、和垂直于所述位线和源极线扩散的字线，覆盖所述编程和擦除栅极，并且与所述浮置栅极电容耦合。
8.根据权利要求7的存储单元阵列，其中所述字线的下部覆盖并且包含所述浮置栅极的上部从而提供所述字线和浮置栅极之间的延伸的电容耦合。
9.根据权利要求7的存储单元阵列，其中正电压施加到所选择的单元的擦除栅极上并且负电压施加到所述字线上从而产生从所述浮置栅极到擦除栅极的电子隧道效应。
10.根据权利要求7的存储单元阵列包括擦除栅极和第三区之间足够厚度的栅极氧化物使得擦除栅极可以保持足够高的电压从而产生从浮置栅极之一至擦除栅极的电子隧道效应而不引起栅极氧化物的击穿。
11.根据权利要求10的存储单元阵列，其中所述栅极氧化物具有在150至250的量级的厚度，并且将10-15V量级的电压施加到所述擦除栅极上。
12.一种存储单元阵列，包括基底、在所述基底上的多个位线扩散、在所述位线上方的第一方向上延伸的位线、和按对在所述位线扩散之间形成的存储单元，所述各对单元具有相邻于所述位线扩散且垂直于所述位线的字线、字线旁的浮置栅极、电容耦合到所述浮置栅极的至少一个耦合栅极，所述浮置栅极之间的擦除栅极、在所述擦除栅极下面的源极线扩散、和互连位线扩散和位线之一的位线接触。
13.根据权利要求12的存储单元阵列，其中在每对中分离的耦合栅极在两个单元中耦合到所述浮置栅极。
14.根据权利要求12的存储单元阵列，其中所述耦合栅极的下部覆盖并且包围所述浮置栅极的上部从而提供所述耦合栅极和浮置栅极之间延伸的电容耦合。
15.根据权利要求12的存储单元阵列，其中在每对中单耦合栅极在两个单元中耦合到所述浮置栅极。
16.根据权利要求15的存储单元阵列，其中所述耦合栅极具有中心干线和多个从所述干线延伸并且覆盖所述浮置栅极的支线。
17.根据权利要求15的存储单元阵列，其中所述耦合栅极的下部覆盖并且包围所述浮置栅极的上部从而提供所述耦合栅极和浮置栅极之间的延伸的电容耦合。
18.一种存储单元阵列，包括基底、在所述基底上的多个位线扩散、垂直于所述位线扩散的字线、和按对在所述位线扩散之间形成的存储单元，所述各对单元具有相邻于所述位线扩散的编程栅极、在所述编程栅极旁耦合到所述字线之一的浮置栅极、所述浮置栅极之间的擦除栅极、和在所述擦除栅极下面在基底中的源极线扩散、在垂直于所述字线方向上延伸的位线、和互连所述位线扩散和位线的位线接触。
19.根据权利要求18的存储单元，其中所述字线的下部覆盖并且包围所述浮置栅极的上部从而提供所述耦合栅极和浮置栅极之间延伸的电容耦合。
20.一种存储单元阵列，包括基底、在所述基底上的多个位线扩散、按对在所述位线之间形成的存储单元，各对单元分别具有相邻于所述位线扩散的第一和第二导体、在所述第一和第二导体旁边的浮置栅极、在所述浮置栅极之间的擦除栅极、和在所述擦除栅极下面的基底中的源极线扩散；和电容耦合到所述浮置栅极的至少一个附加导体。
21.根据权利要求20的存储单元阵列，其中所述至少一个附加导体包括在平行于所述擦除栅极的方向上延伸并且在所述对中耦合到浮置栅极的对应之一的耦合电极对。
22.根据权利要求20的存储单元阵列，其中所述至少一个附加导体是在平行于所述擦除栅极方向上延伸并且在所述对中耦合到两个浮置栅极的单耦合电极。
23.根据权利要求20的存储单元阵列，其中所述至少一个附加导体是在垂直于所述第一和第二导体的方向上延伸并且在所述对中耦合到两个浮置栅极的字线。
24.一种制造存储单元阵列的方法，包括的步骤是形成源极线扩散和擦除栅极，擦除栅极覆盖所述源极扩散；在所述擦除栅极的相对侧形成字线；在所述字线和擦除栅极之间形成浮置栅极；形成电容耦合到所述浮置栅极的至少一个耦合栅极；在所述字线旁边形成位线扩散；形成在垂直于所述字线的方向上延伸的位线；并且用位线接触互连所述位线扩散和位线。
25.根据权利要求24的方法，其中所述擦除栅极在所述源极线扩散形成之前形成。
26.根据权利要求24的方法，其中所述字线与所述擦除栅极同时形成。
27.根据权利要求24的方法，其中所述字线在所述位线扩散形成之前形成。
28.根据权利要求24的工艺，其中对于各个所述浮置栅极形成分离的耦合栅极。
29.根据权利要求24的工艺，其中对于所述两个浮置栅极形成单耦合栅极。
30.一种制造存储单元阵列的方法，包括的步骤是形成源极线扩散和覆盖所述源极线扩散的擦除栅极；在所述擦除栅极的相对侧形成编程栅极；在所述编程栅极和擦除栅极之间形成浮置栅极；形成电容耦合到所述浮置栅极的字线；并且在所述编程栅极旁边形成位线扩散。
31.根据权利要求30的方法，其中所述擦除栅极在所述源极线扩散形成之前形成。
32.根据权利要求30的方法，其中所述编程栅极与所述擦除栅极同时形成。
33.根据权利要求30的方法，其中所述第一和第二导体在所述位线扩散形成之前形成。
34.一种制造存储单元阵列的方法，包括的步骤是在基底上形成第一氧化物层，所述氧化物的中心部比中心部的任一侧部都厚；在所述第一氧化物层上方沉积第一导电层；去除所述第一导电层的部分从而在氧化物的较厚部上形成擦除栅极，并且在所述较厚部的任一侧的较薄部上形成字线；从所述擦除栅极和字线之间的基底去除所述氧化物；在所述擦除栅极和字线上方形成氧化物层或氮化物层；在所述擦除栅极和所述字线之间的基底上和在所述擦除栅极和字线的侧壁上形成第二氧化物层；从所述擦除栅极和字线之间的第二导电层形成浮置栅极，浮置栅极的部分在所述擦除栅极和字线上方的氧化物或氮化物上方延伸；在所述擦除栅极下在基底中形成源极线扩散；在氧化物或氮化物层上并且在所述氧化物或氮化物层上方延伸的浮置栅极部上形成介电层；在所述介电层上形成第三导电层；并且去除所述第三导电层的部分从而形成在所述浮置栅极上方居中的耦合栅极，所述耦合栅极的下部覆盖并且包围浮置栅极的上部从而提供所述耦合栅极和浮置栅极之间延伸的电容耦合。
35.根据权利要求34的方法，其中所述第二氧化物层在所述擦除栅极的和字线的侧壁形成得比在所述基底上厚。
36.根据权利要求34的方法，还包括的步骤是在与所述浮置栅极相对的字线的侧部上的基底内形成位线扩散；形成在垂直于所述字线的方向上延伸的位线；并且用位线接触互连所述位线扩散和位线。
37.一种制造存储单元阵列的方法，包括的步骤是在基底上形成第一氧化物层，所述氧化物的中心部比中心部的任一侧部都厚；在所述第一氧化物层上沉积第一导电层；去除所述第一导电层的部分从而在氧化物的较厚部上形成擦除栅极，并且在所述较厚部的任一侧的较薄部上形成字线；从所述擦除栅极和字线之间的基底去除所述氧化物；在所述擦除栅极和字线上方形成氧化物层或氮化物层；在所述擦除栅极和所述字线之间的基底上和在所述擦除栅极和字线的侧壁上形成第二氧化物层；从所述擦除栅极和字线之间的第二导电层形成浮置栅极，浮置栅极的部分在所述擦除栅极上方的氧化物或氮化物上方延伸；在所述擦除栅极下在所述基底中形成源极线扩散；在氧化物或氮化物层上并且在所述氧化物或氮化物层上方延伸的浮置栅极的部分上形成介电层；在所述介电层上形成第三导电层；并且去除所述第三导电层的部分从而形成具有覆盖所述浮置栅极的支线的耦合栅极。
38.根据权利要求37的方法，其中所述浮置栅极通过将第二导电层沉积到所述氧化物或氮化物之上的水平、去除所述氧化物或氮化物层上方的第二导电层的部分从而留下所述擦除栅极和所述字线之间以及在所述擦除栅极和字线上的氧化物或氮化物的部分之间的第二导电层，并且去除所述氧化物或氮化物的上部从而暴露所述浮置栅极的上部而形成。
39.根据权利要求37的方法，其中未在所述耦合栅极支线下的第二导电层的部分在其中去除第三导电层的部分从而形成支线的步骤中被去除。
40.根据权利要求37的方法，还包括的步骤是在与所述浮置栅极相对的字线的侧部上的基底内形成位线扩散；形成在垂直于所述字线的方向上延伸的位线，并且用位线接触互连所述位线扩散和位线。
41.一种制造存储单元阵列的方法，包括的步骤是在基底上形成第一氧化物层，所述氧化物的中心部比中心部的任一侧部都厚；在所述第一氧化物层上沉积第一导电层；去除所述第一导电层的部分从而在氧化物的较厚部上形成擦除栅极，并且在所述较厚部的任一侧的较薄部上形成编程栅极；从所述擦除栅极和编程栅极之间的基底去除所述氧化物；在所述擦除栅极和字线上方形成氧化物层或氮化物层；在所述擦除栅极和所述编程栅极之间和在所述擦除栅极和编程栅极的侧壁上形成第二氧化物层；从所述擦除栅极和编程栅极之间的第二导电层形成浮置栅极，浮置栅极的部分在所述擦除栅极上方的氧化物或氮化物上方延伸；在所述擦除栅极下在基底中形成源极线扩散；在氧化物或氮化物层上并且在所述氧化物或氮化物层上方延伸的浮置栅极的部分上形成介电层；在所述介电层上形成第三导电层；并且去除所述第三导电层的部分从而形成覆盖并且耦合到所述浮置栅极上部的字线，所述字线的下部覆盖并且包围浮置栅极的上部从而提供所述耦合栅极和浮置栅极之间延伸的电容耦合。
42.根据权利要求41的方法，其中所述不在字线下的第二导电层的部分在其中去除第三导电层部从而形成字线的步骤期间被去除。
43.一种制造存储单元阵列的方法，包括的步骤是在基底上形成第一氧化物层；在所述第一氧化物层上方沉积第一导电层；去除所述第一导电层的部分从而形成在第一方向上延伸的第一和第二导电体对和在各对导电体之间的擦除栅极；从所述擦除栅极和导体之间的基底去除所述氧化物；在所述擦除栅极和导体上方形成氧化物层或氮化物层；在所述栅极和导体之间的基底上和在所述栅极和编程栅极的侧壁上形成第二氧化物层；从所述擦除栅极和导体之间的第二导电层形成浮置栅极；在所述擦除栅极下在基底中形成源极线扩散；在氧化物或氮化物层上并且在所述浮置栅极的上部上形成介电层；在所述介电层上形成第三导电层，并且去除所述第三导电层的部分从而形成耦合到所述浮置栅极的第三导体。
44.根据权利要求43的方法，其中所述第三导体在与第一和第二导体相同的方向上延伸。
45.根据权利要求43的方法，其中所述第三导体垂直于所述第一和第二导体。
46.根据权利要求45的方法，其中不在所述第三导体下面的第二导电层的部分在其中去除第三导电层的部分从而形成第三导体的步骤期间被去除。
全文摘要
本发明提供了一种半导体存储单元阵列及其制造方法，其中在基底上形成多个位线扩散，并且在所述位线扩散之间形成存储单元，各对单元具有相邻于所述位线扩散的第一和第二导体、在所述第一和第二导体旁边的浮置栅极、在所述浮置栅极之间的擦除栅极、和在所述擦除栅极下面的基底内的源极线扩散，和电容耦合到所述浮置栅极的至少一个附加导体。在一些公开的实施例中，相邻于所述位线扩散的导体是字线，并且附加导体由耦合到浮置栅极对应之一的耦合栅极对或者耦合到两个浮置栅极的单耦合栅极组成。在另一实施例中，相邻于所述位线扩散的导体是编程线，并且第三导体是在垂直于所述编程线和所述扩散方向上延伸的字线。
文档编号H01L21/8247GK101068020SQ20071009602
公开日2007年11月7日 申请日期2007年4月10日 优先权日2006年5月5日
发明者陈邦明, 普拉蒂普·滕塔苏德, 范德慈 申请人:西利康存储技术股份有限公司