专利名称：具有侧边口袋注入的电荷捕捉装置的制作方法
技术领域：
本发明是关于一种非易失性存储器装置，特别是关于快闪存储单元及 制造闪存装置的方法。
背景技术：
闪存是包含将电荷储存于场效晶体管信道与栅极之间的存储单元，由 于所储存的电荷会影响晶体管的阈值电压，故阈值电压的变化可用来表示 数据。
浮动栅极存储单元是一种被广泛使用的电荷储存存储单元，于浮动栅 极存储单元中，由导电材料(如导电型态多晶硅)组成的栅极被形成于隧穿 介电质上，而多晶硅间介电质被形成于浮动栅极上，以将其与存储单元的 字线或控制栅极分隔开。尽管该技术的使用已相当成功，当存储单元的尺 寸及存储单元之间的距离越来越小时，浮动栅极技术也不免因邻近浮动栅 极间的彼此干扰而产生问题。
另一种存储单元是将电荷储存于场效晶体管信道与栅极之间，其利用 的是介电电荷捕捉结构。于此种存储单元中，介电电荷捕捉结构被形成于 隧穿介电质上，其中后者可将介电电荷捕捉结构与信道分隔开，且上层介 电层被形成于电荷捕捉结构上，以将其与字线或栅极分隔开。其中较具代
表性的是硅-氧化物-氮化物-氧化物-硅(SONOS)型存储单元。于SONOS型 存储单元中，电荷被储存于分离的能陷(tmp)中，故其并不具备如浮动栅极 的电荷的「自我调平」(self-leveling)特性。因此，为进行擦除或程序化而 改变越过电荷捕捉结构的电场，以及其它结构上的变化，均会导致SONOS 型存储单元中所捕捉电荷的非均匀分布。而此电荷的非均匀分布会使越过 信道的阈值电压产生变化。
与非门是一种应用电荷捕捉存储器装置的常见元件，举例来说，可参 考由Noguchi等人所提出，发明名称为「半导体存储器」的美国专利公开
号第2005/0006696A1号的图19至图21。如后所述，与非门阵列型装置会 有非均匀的电荷捕捉现象。
沿着长度方向的电荷非均匀分布并不会产生太大的问题，因为此处元 件的阈值电压是取决于局部最大阈值电压。然而，在介电电荷捕捉结构宽 度上的电荷非均匀分布，会使沿着存储单元边缘的区域具有较低的阈值电 压，而朝中央的区域的阈值电压则较高，或反之亦然。沿着边缘上的这些 区域由于具有不同的阈值电压，其会对程序化与擦除特性有不良影响，并 降低元件的可靠度。举例来说，在存储单元的感应过程中，当欲使存储单 元具有高阈值电压时，沿着信道侧边的低阈值电压区域会造成电流沿着侧 边流动。因此，有必要扩大感应存储单元状态的边界，以将这些电荷分布 的变化纳入考虑。若是存储单元沿着侧边流动的电流过高，将发生感应上 的错误。
随着生产技术的提升，存储单元信道的宽度开始变得更小，且存储单 元的密度也逐渐增加。这表示信道侧边相较于整个信道宽度的比例变大， 因此，沿着信道侧边所捕捉电荷的变化所引起的非均匀阈值电压问题也逐 渐加剧。
近来，发明人提出了 BE-SONOS的概念(可见正DM Tech. Dig.， 2005 年，第547-550页，由吕函庭等人发表)，以解决节点在30纳米以下时产 生的与非门尺寸变化问题。与传统SONOS相比，BE-SONOS使用了薄型 ONO隧穿障壁，以容许擦除过程中的空穴隧穿，并消除了在电荷维持期 间的低电场下造成的直接隧穿漏电现象。
因此，有必要针对电荷捕捉结构沿着信道宽度上的非均匀电荷浓度所 造成的问题提出一种解决方案。
发明内容
有鉴于此，本发明的主要目的在于提供一种电荷捕捉存储单元，其具 有一沿着沟道侧边的口袋注入，此处称为侧边口袋注入。该侧边口袋注入 具有和信道相同的导电型态，且其可使信道侧边的掺杂物浓度较中央区域 来的高，而此浓度的不同可防止电荷捕捉结构中由鸟嘴或其它边缘异常所 造成的非均匀电荷捕捉现象。此外，本发明亦揭露一种制造该种存储单元
的方法，其与标准浅信道隔离的工艺兼容。
基本上，此处所述的存储单元包括具有第一导电型态的第一源极/漏极 端与第二源极/漏极端。介于该第一与第二源极/漏极端的信道具有第二导 电型态。电荷捕捉结构被覆盖于信道上，而栅极则位于该电荷捕捉结构上。 信道长度被定义为第一源极/漏极端延伸至第二源极/漏极端的长度，信道 宽度是与信道长度垂直，且由信道的第一侧延伸至第二侧。具有和信道相 同的第二导电型态的掺杂物侧边口袋是以沿着至少第一侧与第二侧之一 的方式形成，使具有该第二导电型态的掺杂物信道的浓度分布中，侧边口 袋处的浓度高于中央区域，举例来说，侧边口袋的掺杂物浓度可高到使信 道失效。
此处所述的存储单元的各种实施例包括信道、电荷捕捉结构与栅极， 且三者的排列方式是可使电荷捕捉结构介于栅极与信道间，侧边的厚度可 大于中央区域内的厚度。由于沿着侧边的厚度较大，通过侧边口袋注入可 减缓或克服电荷捕捉结构中沿着侧边的非均匀电荷捕捉问题。举例来说， 若绝缘材料是沿着信道的侧边，则用来生产绝缘材料与电荷捕捉结构的工 艺可能会产生问题，像是有鸟嘴结构沿着侧边而形成在电荷捕捉结构上。
此处所提出的存储单元具有一种电荷捕捉结构，其包括有一多层堆 栈，该多层堆栈包括含有如二氧化硅或氮氧化硅，且位于信道上的隧穿 层；位于隧穿层上的电荷捕捉层，如氮化硅层；以及介于电荷捕捉层与栅 极间的阻绝层。沿着具有此种电荷捕捉结构的存储单元信道侧边的绝缘材 料可包括硅氧化物或氮氧化硅。
以此处所揭露的内容来制作的存储单元包括能隙工程的电荷捕捉结 构，像是包括有在信道上的多层隧穿层的多层介电堆栈。多层隧穿层可包 括 一硅氧化物或氮氧化硅层，其信道中央区域的厚度小于2纳米； 一氮 化硅的第二层，其中央区域的厚度小于3纳米；以及一包括硅氧化物或氮 氧化硅的第三层，其中央区域的厚度小于3.5纳米。电荷捕捉层被形成于 多层隧穿层上，且其包括中央区域厚度大于5纳米的氮化硅。阻绝层是介
于电荷捕捉层与栅极间，且其包括中央区域有效氧化物厚度大于5纳米的
绝缘材料。
前述存储单元的阵列被应用于与非门阵列中，存储单元的行是以填充
有绝缘材料的沟道所隔开，半导体衬底条是介于填充有绝缘材料的沟道之 间，且各半导体衬底条均包括有串联的存储单元，其包括多个分离的源 极/漏极端，其具有第一导电型态；多个邻近源极/漏极端间的信道，其具 有第二导电型态，且信道具有一 由第一邻近源极/漏极端延伸至第二邻近源 极/漏极端的信道长度，以及一与信道长度垂直且由信道的第一侧延伸至第 二侧的宽度。该多个信道包括一沿着第一侧与第二侧的掺杂物侧边口袋， 掺杂物具有第二导电型态，故其于信道的浓度分布中，侧边口袋处的浓度 高于信道的中央区域。
多个电荷捕捉结构被覆盖于装置的信道上。多个字线是于电荷捕捉结 构与半导体衬底条的信道上排列成列。多个字线是与串联存储单元的对应
条连接。
本处亦揭露一种制造存储单元阵列的方法，其包括以导电型态与信道 相同的第一掺杂物浓度掺杂一衬底。多个填充有绝缘材料的沟道被形成于 衬底中，且各沟道是由半导体衬底条所隔开。掺杂物口袋是以沿着邻近多 个填充有绝缘材料的沟道的条的侧边进行注入，且该多个口袋具有和信道 相同的导电型态，以使邻近填充有绝缘材料的沟道的口袋的掺杂物浓度高 于信道中央区域的掺杂物浓度。电荷捕捉结构被形成于条之上，而字线是 与电荷捕捉结构下的条垂直。导电型态与信道相反的源极/漏极掺杂物是以 沿着半导体的条的方式注入在字线旁，位线是与串联的存储单元的条形成 连接。
形成多个填充有绝缘材料的沟道及注入前述口袋的方法包括先形成 一刻蚀掩模，其定义了多个填充有绝缘体的沟道的位置。与信道具有相同 导电型态的掺杂物是以刻蚀掩模进行注入，以形成位于刻蚀掩模边缘下方 的口袋。该多个沟道是以刻蚀掩模进行刻蚀，以将部分位于刻蚀掩模边缘 下方的口袋留在沟道间的半导体材料条之中，其中该多个沟道是以绝缘材 料填充。
此处所描述的装置同时具有快速擦除与良好的数据维持特性。
此外，此处亦揭露一种临界尺寸小于20纳米与30纳米的与非门闪存 装置，其储存电子的数目少于100。此处同时也揭露一种利用自行升压与 增量步进脉冲程序化(ISPP)的高密度与非门闪存。
举凡本发明的特征、目的及优点等将可透过下列说明所附图式、实施 方式及权利要求范围获得充分了解。
图1为与非门存储阵列的示意图，其包括填充有绝缘材料的沟道以及 侧边口袋注入。
图2A为具有凸起型浅沟道隔离结构的能隙工程的介电电荷捕捉装置 沿着信道宽度的穿透式电子显微镜剖面照片，其显示非均匀电场的区域。
图2B为具有凹陷型浅沟道隔离结构的能隙工程的介电电荷捕捉装置 沿着信道宽度的穿透式电子显微镜剖面照片，其显示非均匀电场的区域。
图2C为具有近乎平面型浅沟道隔离结构的能隙工程的介电电荷捕捉 装置沿着信道宽度的穿透式电子显微镜剖面照片，其显示非均匀电场的区 域。
图3为与非门阵列布局的示意图，其包括存储单元行之间的浅沟道隔
离与侧边口袋注入。
图4是图3的与非门阵列沿字线进行剖面而得的剖面图。
图5是图3的与非门阵列沿字线垂直方向进行剖面而得的剖面图。
图6为生产具有沿着浅沟道隔离结构侧边的侧边口袋注入的存储单元
方法中某阶段的示意图。
图7为p-信道元件的与非门阵列沿字线进行剖面而得的剖面图。
图8为集成电路的简化方块图，其包括使用具侧边口袋注入的存储单 元的与非门阵列。
图9a-图9b为近乎平面型BE-SONOS的穿透式电子显微镜剖面照片。 (a)信道宽度方向；(b)信道长度方向。
图IO为利用氧化物衬垫进行漏极补偿的示意图。
图lla为次-20纳米与次-30纳米BE-SONOS装置利用增量步进脉冲 程序化法进行程序化的数据图，其中次-20纳米装置的程序化效率较低。
图lib为次-20纳米与次-30纳米BE-SONOS装置进行擦除的数据图， 其中次-20纳米装置的擦除效率较低。
图12为不同信道长度(Lg)沿着Lg的底部氧化E场仿真数据图，其中
信道长度越短，则底部隧穿氧化物电场将变弱，而上方氧化物电场将变强。
图13a-图13b为不同等效氧化层厚度的次-30纳米BE-SONOS的增量 步进脉冲程序化比较图。其中a为电容器、b为与非门装置。所有电容器(包 括极薄的BE-SONOS)均显示理想的增量步进脉冲程序化斜率(约为1)，但 与非门装置则显示较低的增量步进脉冲程序化斜率。
图14a为次-30纳米BE-SONOS装置于静默模式的增量步进脉冲程序 化(即没有程序化验证)的Vt分布图，其是取自整片晶圆。
图14b为定义多层存储单元的棋盘式型态程序的示意图，其中当选定 存储单元系程序化验证时，乃进行自我升压法(Vo^3.3伏特、Vpas^12伏 特)以进行程序化抑制。
图14c为利用增量步进脉冲程序化与自我升压法的Vt分布图。其中 测试数个相同的与非门阵列，且由于程序化干扰，存储单元A(PV1)的最 终分布仅稍微扩大，整片晶圆所得的分布较窄。
图15为近乎平面与凹陷型浅沟道隔离(类似鳍式场效晶体管)结构的 擦除状态分布的比较图。其中凹陷型浅沟道隔离的擦除Vt较低，且其分 布较窄。
图16为次-30纳米与非门存储单元的P/E数据图，其中的小图显示过 程中对应的IV曲线。
图17为次-30纳米BE-SONOS与非门装置的于200次的P/E循环后 的15(TC维持率数据图。其显示出绝佳少量电子(小于50)的储存能力，而 其中的小图为比较用的次-50纳米BE-SONOS数据图。
图18a为次-20纳米BE-SONOS与非门装置的读取电流稳定性数据图， 其中乃于通过栅极与选择栅极处施加一固定电压，以持续读取与非门字符 串电流。
图18b为利用Keithley 4200系统对于单一存储单元进行脉冲IV量测 的数据图。读取电流在微秒至毫秒范围内戏为稳定状态，代表在操作过程 中并无瞬间的电荷捕捉与释放。
图18c为读取干扰使用期的评估数据图。其中乃施加各种不同的大栅 极电压以加速读取干扰，读取干扰可超过1百万次读取周期(假设每次读取 时间为1毫秒)。
主要元件符号说明
10浅沟道隔离
11、 12侧边口袋注入
15、 25区块晶体管
17、 27源极选择晶体管
50存储单元形成区域
62、 63口袋
70半导体衬底
74第~"步 .
75第二步
800与非门阵列
801字线(或列)与区块选择译码器
802字线与区块选择线
803位线(行)译码器与驱动器
804位线
805、 807总线
806感应放大器与数据输入结构
808偏压调整供应电压与电流源
809控制器
811数据输入线
815数据输出线
850集成电路
851其它电路
16-1~16-N、 26-l~26-N存储单元
51-l 51-5填充有绝缘材料的沟道
52-l 52-4半导体条
73-l~73-4硬质掩模
53-l~53-4字线
53-60口袋
61-l~61-5源极/漏极区域
81-1~81-5浅沟道隔离结构
82-2多晶硅字线
83 97侧边口袋注入
98衬垫氧化层
BLT、 SLT控制线
BL-1、 BL-2位线
WL1、 WL2、 WLN-1、 WLN字线
SL参考线
STI浅沟道隔离
S/D源极/漏极区域
VPASS通过电压
VPGM程序化电压
SSE源极选择线
GSL栅极选择线
P/E程序化/擦除
具体实施例方式
以下说明请配合参考图1至图18c以了解本发明各实施例。 图1是部份与非门阵列的示意图，其中浅沟道隔离是是位于区域10， 而侧边口袋注入则位于区域ll、 12。存储单元是位于多个与非门串行中， 其中图1的第一与非门串行包括了彼此串联的存储单元16-1至16-N，第 二与非门串行则包括了彼此串联的存储单元26-l至26-N，而N可为16、 32或更高的值。对应的字线WL,至WLN的集合是耦接至与非门串行中相 对应的存储单元，与非门串行的选择乃是通过控制区块晶体管15、 25以 及源极选择晶体管17、 27来达成，其中前者是利用控制线BLT来将存储 单元连接至位线BL-1与BL-2，而后者是利用控制线SLT来将存储单元连 接至参考线SL。连接至选定的存储单元的字线，其电压被设定为相对低， 而其它的字线则被设定为相对高电压，且其大小是足以开启具有高阈值电 压的存储单元。选定的存储单元的状态侦测，可通过判断选定的字线上的 字线电压是否足以开启存储单元来达成，此主要是依据与与非门操作类似
的逻辑概念进行。
与非门阵列的制作中常用的方式包括利用浅沟道隔离(STI)结构，如图 1所示，其是介于包括有存储单元串行的半导体衬底条之间。存储单元包
括具有n型掺杂(用于p-信道装置)或p型掺杂(用于n-信道装置)的信道区，
以及介于信道区之间，且沿着具有相反导电型态的条的源极/漏极区。电荷 捕捉结构被形成于信道区上，而字线与位线被制作成可建立与非门存储单 元存取的形式。
如此处所述，侧边口袋注入是以图1中的区域ll、 12来表示，且其
是沿着邻近浅沟道隔离结构的存储单元，以防止沿着侧边的信道区域受到 非均匀电荷分布影响。
图2A至图2C是三种可用来形成与非门阵列，且以浅沟道隔离为基 础结构的穿透式电子显微镜照片。图2A是「凸起型」浅沟道隔离结构， 其主要是用来降低边缘电场，且常使用于浮动栅极装置中。图2B是「凹 陷型」浅沟道隔离结构，其可让存储单元变得像是鳍式场效晶体管 (FinFET)，且可提供较佳的栅极控制能力。图2C是「近乎平面型」浅沟 道隔离结构，由于其并没有与间隙填充相关的问题，此种结构较适合用来 缩小存储单元结构。
图2A为具有浅沟道隔离的「凸起型」结构，此处标示为STI，其位 于颜色较深的半导体信道元件的两侧。位于信道元件及STI结构上的电荷 捕捉结构乃标示为ONONO。照片中的电荷捕捉结构包括有能隙工程的隧 穿层，且其包括厚度小于2纳米(如约13埃)的二氧化硅的第一层、厚度小 于3纳米(如约20埃)的氮化硅的第二层、厚度小于3.5纳米(如约25埃) 的二氧化硅的第三层、厚度大于5纳米(如约70埃)的氮化硅的电荷捕捉层 以及厚度大于5纳米(如约90埃)的二氧化硅的阻绝层。一 P型掺杂多晶硅 层是位于电荷捕捉结构上，此处标示为。+-多晶硅栅极」。于邻近电荷捕 捉结构的信道表面处，信道元件包括了 「区域一」及「区域二」的标示， 其中区域一是横越信道顶端的相对较平坦区域，其横越电荷捕捉结构的材 料的厚度相对较一致，而区域二包括了信道位于区域一两侧的转角。于图 2A所示的「凸起型」浅沟道隔离结构中，相对于区域一，区域二是于操 作过程中位于弱电场，且鸟嘴现象会使电荷捕捉结构中的氧化物层的厚度
变大。因此，相较于区域一的高阈值电压状态，区域二中的存储单元阈值 电压较有可能维持在相对低的状态。根据此处所揭露的技术，侧边口袋注 入可用来降低存储单元的非均匀部分对于操作的影响，就图2A而言，至 少可在部分区域二中达成此功效。
图2B为具有浅沟道隔离的「凹陷型」结构，此处标示为STI，其位 于颜色较深的半导体信道元件的两侧。位于信道元件及STI结构上的电荷 捕捉结构乃标示为ONONO,其是以与图2A中该结构的制作方式来形成。 一多晶硅层是位于电荷捕捉结构上，此处标示为「？+-多晶硅栅极」。于邻 近电荷捕捉结构的信道表面处，信道元件包括了 「区域一」、「区域二」、 「区域三」的标示，其中区域一是横越信道顶端与位于其平坦侧的相对较 平坦区域，其横越电荷捕捉结构的材料的厚度相对较一致。区域二包括了 信道位于区域一两侧的顶转角。区域三是侧壁最外层的区域，而该处的栅 极控制能力极弱。于图2B所示的「凹陷型」浅沟道隔离结构中，相对于 区域一，区域二是于操作过程中位于强电场，区域三是于操作过程中位于 弱电场，而鸟嘴现象会使电荷捕捉结构中的氧化物层的厚度变大。因此， 相较于区域一与区域二的高阈值电压状态，区域三中的存储单元阈值电压 较有可能维持在相对低的状态。根据此处所揭露的技术，侧边口袋注入可 用来降低存储单元的非均匀部分对于操作的影响，就图2B而言，至少可 在部分区域三中达成此功效。
图2C为具有浅沟道隔离的「近乎平面型」结构，此处标示为STI， 其位于颜色较深的半导体信道元件的两侧。位于信道元件及STI结构上的 电荷捕捉结构乃标示为ONONO，其是以与图2A中该结构的制作方式来 形成。 一多晶硅层是位于电荷捕捉结构上，此处标示为。+-多晶硅栅极」。 于邻近电荷捕捉结构的信道表面处，信道元件包括了 「区域一」、「区域 二」、「区域三」的标示，其中区域一是横越信道顶端的相对较平坦区域， 其横越电荷捕捉结构的材料的厚度相对较一致。区域二包括了信道位于区 域一两侧的顶转角。区域三是信道侧边最外侧的区域，该处的栅极控制能 力极弱，且鸟嘴现象会使电荷捕捉结构中的氧化物层的厚度变大。于图2C 所示的「近乎平面型」浅沟道隔离结构中，相对于区域一，区域二是于操 作过程中位于强电场，区域三是于操作过程中位于弱电场，并受到增厚的
氧化物层的影响，因此，相较于区域一与区域二的存储单元阈值电压，区 域三中的存储单元阈值电压较有可能维持在相对低的状态。根据此处所揭 露的技术，侧边口袋注入可用来降低存储单元的非均匀部分对于操作的影 响，就图2C而言，至少可在部分区域三中达成此功效。
图3为与非门阵列布局的示意图，其包括存储单元行之间的浅沟道隔
离与侧边口袋注入。于该布局中，多个填充有绝缘材料的沟道51-1至51-5 被形成于半导体衬底中，半导体条52-1至52-4是分别介于两个填充有绝 缘材料的沟道51-1至51-5之间。电荷捕捉结构(图未示)被覆盖于半导体条 上。多个字线53-1至53-4被形成于电荷捕捉结构上，且其相对于半导体 条52-1至52-4垂直延伸。半导体条包括多个具有第一导电型态的源极/漏 极区域(标示为S/D)以及多个具有第二导电型态的信道区域(位于字线下)。 具有第二导电型态的侧边口袋注入被形成于半导体条上，包括半导体条 52-1上的口袋53、 54;半导体条52-2上的口袋55、 56;半导体条52-3 上的口袋57、 58;以及半导体条52-4上的口袋59、 60。于本实施例中， 侧边口袋注入是以沿着具有源极/漏极区域的半导体条52-1至52-4的长度 的方式形成。于另一实施例中，可于注入过程中将源极/漏极区域以掩模覆 盖，以将侧边口袋注入仅形成于信道侧边。于再一实施例中，为降低横越 电荷捕捉的信道宽度的非均匀分布影响，可使用特定的掩模方式来将导电 型态与信道相同的侧边口袋注入形成于信道表面的特定区域上。举例来 说，可将侧边口袋注入形成于图2B的浅沟道隔离「凹陷型」结构的区域 二中。
如图2A至图2C中所示的存储单元中，字线可覆盖于源极/漏极端间 的信道上。举例来说，存储单元可形成于区域50内，且其中字线53-2被 覆盖半导体条52-2。
图2A至图2C中所示，其中沟道的绝缘材料为二氧化硅或氮氧化硅， 且电荷捕捉结构的底层也是二氧化硅或氮氧化硅。鸟嘴现象发生于热工艺 中，而使电荷捕捉结构的底层厚度沿着边缘增加。鸟嘴现象可能是起因于 绝缘材料与电荷捕捉结构所使用的材料相同或是其它原因，而其会造成非 均匀的电场，并因此造成该结构边缘非均匀的电荷捕捉。此处所揭露的侧 边口袋注入可有效降低信道侧边的鸟嘴现象，以避免元件受到横越信道宽
度的非均匀阈值电压及非均匀电荷分布的影响。
图4是图3沿着虚线4-4进行剖面而得的剖面图，且其元件符号沿用
图3。如图4所示，存储单元阵列被形成于标示为「P型阱」的半导体衬 底上，填充有绝缘材料的沟道51-1至51-5定义了半导体衬底的条，且其 具有与P型阱相同的导电型态。该多个条的宽度是与存储单元的信道宽度 大致相同，而后者是于图中标示为Wc。导电型态与P型阱相同的侧边口 袋53-60增加了其中p型掺杂物的浓度，导致相同导电型态的掺杂物横越 信道宽度Wc的浓度分布中，于口袋处的浓度是高于信道的中央区域的浓 度。于实施例中，电荷捕捉结构包括了如图2A所述的ONONO多层堆栈。 其它实施例中的存储单元可以采用不同的电荷捕捉结构，举例来说，可采 用以下文献所述的电荷捕捉结构IEDM， 2003(MANOS)，由Shin等人发 表的论文"A Highly Reliable SONOS-type NAND Flash Memory Cell with A1203 or Top Oxide";正EE， 2005，由Shin等人发表的论文"A Novel NAND-type MONOS Memory using 63nm Process Technology for a Multi-Gigabit Flash EEPROMs";以及2007年8月27日申请的美国专利申 请案第11/845,276号，以上文献均以引用方式并于本文。
图5是图3沿着虚线5-5进行剖面而得的剖面图，且其元件符号沿用 图3。图5是沿着包括源极/漏极区域61-1至61-5的半导体的条进行剖面， 且其间的信道区以串联的方式形成多个存储单元。字线53-1至53-4覆盖 于两源极/漏极区域间信道区的条上，而电荷捕捉结构包括ONONO多层 堆栈已如前述。为供参考，栅极长度是于图5内标示为Le。栅极长度是存 储单元介于源极/漏极端间的信道长度的一个决定因素，且其位于一与图4 中的信道宽度Wc垂直的位置。如注入的口袋62、 63，于图5中，口袋是 以沿着源极与漏极区域旁的信道的边缘而形成。此处以口袋62、 63为例， 其是用以降低所谓的短信道效应，像是击穿现象。因此，此处所述的存储 单元实施例可包括沿着信道侧边注入的侧边口袋，其中信道是位于导电型 态与信道相同的绝缘结构旁，且该侧边口袋具有和信道相同的导电型态。 通过侧边口袋的注入，可消除或减少横越信道宽度的非均匀电荷分布。此 外，如位于源极/漏极端旁边的口袋62、 63，注入的口袋的导电型态可依 照其用途而具有和信道相同或相反的导电型态。
其它替代实施例更包括多个字线，像是8或16条，其介于第一 n型
源极/漏极端与第二 n型源极/漏极端之间，且在此n型信道元件中具有连 续的p型信道结构(p型衬底)；而在p型信道元件中则具有连续的n型信 道结构(n型衬底)。因此，此实施例所述的与非门阵列可包括多个介于源 极/漏极端间的栅极，且源极/漏极端所掺杂的导电型态是与信道相反。此 时，可通过施以偏压至邻近的字线来存取存储单元，而使信道结构反转， 以于每一栅极产生反转的源极/漏极区域。此可参考由Hsu等人在2006年 3月31日申请的美国申请案第11/394,649号，在此将其全文引用做为参考 数据。
图6为生产存储单元方法中某阶段的示意图，其中存储单元包括沿着 浅沟道隔离结构侧边的侧边口袋注入。如图所示，其包括了具有衬垫氧化 层98的p型半导体衬底70。注入掩模包括有多个的条73-1至73-4，其是 为氮化硅或其它合适的刻蚀掩模材料，且该多个条定义了介于掩模间多个 沟道的位置。于进行刻蚀沟道前先进行离子注入，其中第一步74乃用来 在硬质掩模73-1至73-4的左侧下，以7至30度的角度进行注入，而形成 注入区域90、 92、 94、 96;而第二步75乃用来在硬质掩模73-1至73-4 的右侧下，以-7至-30度的角度进行注入，而形成注入区域91、 93、 95、 97。该多个注入是采用p型掺杂物以配合该衬底的导电型态。举例来说， 就P型衬底而言，可注入硼、二氟化硼或铟。注入的量是可使沿着信道侧 边的局部阈值电压(如在图2A中的区域二中的鸟嘴下方)大于信道的中央 区域的局部阈值电压。举例来，对于衬底或信道阱来说，若以1E18/立方 厘米的掺杂浓度，则注入剂量可介于1E13/平方厘米至1E14/平方厘米。于 一实施例中，硼离子是以15keV的能量进行注入，且其注入角度约为15 度，且注入剂量为3E13/平方厘米。于另一实施例中，侧边口袋注入的深 度约为1000埃，且剂量约为2E13/平方厘米。因此，有效掺杂浓度约在 2E13/(1000*lE-8)= 2E18/立方厘米。于此实施例中，侧边口袋注入可提高 沿着信道侧边的局部掺杂浓度，故预估的局部阈值电压Vt乃大于约5伏 特。
注入倾斜角、浓度、能量及掺杂材料是根据信道宽度、沿着侧边的电 荷捕捉层结构、注入过程中所使用的掩模结构等因素进行调整或选择，藉以制作出最佳的存储单元。侧边口袋应不至于过度延伸至信道区的中央， 但其延伸程度系足以减少电荷捕捉结构的部分非均匀效应。
于注入过程后，乃进行快速退火(RTA)步骤。之后并进行浅沟道隔离 刻蚀，接着再将所产生的沟道以二氧化硅或氮氧化硅的绝缘材料填充，如
透过高密度等离子体(HDP)化学气相沉积的方式进行。于填充后，该结构 乃利用化学机械抛光或其它方式予以平坦化。接着，如图2C中所示的近
乎平面结构，其上乃形成电荷捕捉结构与字线。除此之外，也可以将半导
体条施以轻度的凹陷，以形成如图2A中所示的凸起型浅沟道隔离结构； 亦或将绝缘材料施以轻度的凹陷，以形成如图2B中所示的凹陷型浅沟道 隔离结构。
如图4至图6所举的实施例将得到n信道存储单元。无庸置疑地，不 同实施例也可制得p信道存储单元，如图7所示。图7为p信道结构的剖 面图，有点类似图4的n信道结构剖面图。其中，存储单元阵列乃形成于 标示为「N型阱」的半导体衬底上。浅沟道隔离结构81-1至81-5定义了 半导体衬底的条，且其具有与N型阱相同的导电型态。该多个条的宽度是 与存储单元的信道宽度大致相同。侧边口袋注入83-90具有和N型阱相同 的导电型态，且其可于其中增加n型掺杂物的浓度，并导致相同导电型态 的掺杂物横越信道宽度Wc的浓度分布中，于口袋处的浓度高于信道中央 区域的浓度，进而降低填充有绝缘材料的沟道旁的信道的影响。于本实施 例中，电荷捕捉结构包括了如图2A所描述的ONONO多层堆栈，多晶硅 字线82-2则覆盖于浅沟道隔离结构间的多个半导体条之上。
图8为集成电路850的简化方块图，且其是采用此处所述具有侧边口 袋注入以及能隙工程的隧穿介电层的BE-SONOS存储单元的与非门阵列 800。字线(或列)与区块选择译码器801被耦接至多个条字线与区块选择线 802，其间并形成电性连接，且该字线(或列)与区块选择译码器801是沿着 存储器阵列800的列的方式排列。位线(行)译码器与驱动器803是耦接并 电性连接至多条沿着存储器阵列800的行排列的位线804，以由存储器阵 列800中的存储单元读取数据，或将数据写入其中。地址是透过总线805 提供至字线译码器与驱动器801及位线译码器803。方块806中的感应放 大器与数据输入结构，包括读取、程序化与擦除模式的电流源，是透过数
据总线807耦接至位线译码器803。数据是透过数据输入线811，由集成 电路850上的输入/输出端口或由其它电路851提供至方块806的数据输入 结构。如本实施例所示，其它电路851被包含于集成电路850内，像是一 般用途的处理器、特定用途的应用电路或是可提供此存储单元阵列所支持 的系统单芯片功能的多个模块的组合。数据是由方块806中的感应放大器， 透过数据输出线815，提供至集成电路850上的输入/输出端或其它集成电 路850内或外的数据目的地。
阵列800可以是上述的与非门阵列或其它阵列结构，如及门阵列或是 或非门阵列，端视应用目的而定。
于本实施例中，控制器809是以偏压调整状态机构为例，其是控制偏 压调整供应电压与电流源808，如读取、程序化、擦除、擦除验证、供字 线位线的程序化验证电压或电流，此外，控制器809亦使用存取控制方法 来控制字线/源极线操作。而控制器809可利用技术领域中已知的特殊目的 逻辑电路来实作。于其它实施方式中，控制器809可包括一般用途的处理 器以执行计算机程序来控制元件的操作，而该处理器可以实作于相同的集 成电路上。于其它实施方式中，控制器809可利用特殊目的逻辑电路与一 般用途的处理器的组合来实作。
具有良好装置特性的次-30纳米与次-20纳米的BE-SONOS与非门闪 存可利用两种创新工艺来达成(l)利用低能量倾斜角浅沟道隔离口袋注入 来抑制浅沟道隔离转角边缘效应，以及(2)利用额外的氧化物衬垫来改善短 信道效应的漏极补偿。就20纳米的BE-SONOS与非门的操作而言，传统 用于多层存储单元储存的自我升压程序化抑制及增量步进脉冲程序化 (ISPP)亦予说明。读取电流稳定性及读取干扰使用期亦予以评估。储存电 子的数量评估仅有50至IOO个，而「少量电子」条件于15(TC烘干后亦显 示出有效的数据维持。
图9a至图9d为次-30纳米与次-20纳米的BE-SONOS装置的剖面图。 可增进次-20纳米特性的方法包括利用低能量倾斜角将浅沟道隔离口袋注 入浅沟道隔离转角的侧壁，并如前述般以浅沟道隔离刻蚀进行处理。较高 的P型阱掺杂浓度会抑止侧壁寄生晶体管，并因此降低浅沟道隔离边缘效 应(可见正DM Tech. Dig. ， 2007年，第161-164页，由吕函庭等人发表)。
掩模修整可用来达成极小的尺寸(将微影硬质掩模进行刻蚀处理，使其变得 更窄)。据此，可在相对大的间距中形成细微的线路。ONO的宽度比栅极 长度更宽，而在ONO刻蚀过程中，多晶硅栅极的侧壁也会受到侧蚀，进 而形成更短的栅极长度。
为能产生更好的短信道效应，在接面注入之前可先应用一额外的氧化 物衬垫，以扩大有效信道长度，如图10所示。于该图中所示的为信道长 度方向上近乎平面的结构的制作，而其可促进间距调整。
与非门的操作是利用32-WL与非门阵列来进行评估。 一般 01/N1/02/N2/03的厚度分别为13/20/25/60/60埃。许多相同的装置(约1000 个)曾于整片晶圆中进行测试，以提供较清楚的统计上评估。而整片晶圆的 量测提供了装置变化最不利状况的估计。
次-20纳米与次-30纳米BE-SONOS装置典型的程序化/擦除特性可见 图lla至图llb。其中增量步进脉冲程序化法是用来进行程序化，其是通 过在每一程序化步骤施加固定的电压增量(如0.2伏特)。图lla显示增量步 进脉冲程序化法的程序化是呈现一线性状态(其中次-30纳米装置的增量步 进脉冲程序化法的斜率为0.7)，且不同的VpcM最终将趋近一致。次-20纳 米装置的增量步进脉冲程序化法的斜率也是呈现一线性状态，但其值较次 -30纳米装置来的小(约0.5)。
图lib是擦除速度的比较图。其中次-20纳米装置的擦除速度也比次 -30纳米装置来的慢。且在相同的信道宽度下，信道长度越长，其速度也 较快，且擦除饱和也较慢。
图12是说明了几何效应。由于0N0堆栈的高度(约17纳米)与装置的 尺寸相近，在边缘处将产生明显的边际场。此仿真结果显示底部氧化电场 会在信道长度变小时减少，进而导致较差的程序化/擦除效率。另一方面， 横越上方氧化物的电场会轻微增强，而增进栅极注入及较大的擦除饱和。 由此仿真可知，若将ONONO堆栈的高度减少至比信道长度或宽度来的小 很多的话，将可减少边际场及几何效应。 一般的经验法则是，ONONO的 厚度可小于1/2信道长度/宽度，以减少边际场所造成的非均匀电场的影响。
图13a至图13b为具有不同等效氧化层厚度与01厚度的BE-SONOS 的增量步进脉冲程序化的比较图，所有的BE-SONOS电容器(图13a)均显
示出理想的线性程序化(增量步进脉冲程序化斜率约为1)。然而，图13b
显示出，与非门装置的增量步进脉冲程序化斜率通常较电容器低。根据我
们先前的分析(可见正DM Tech. Dig. ， 2007年，第161-164页，由吕函庭 等人发表)可知，浅沟道隔离边缘效应会降低增量步进脉冲程序化斜率。透 过我们提出的新颖的浅沟道隔离口袋注入，即便是次-20纳米装置，其增 量步进脉冲程序化斜率也可有效维持。此结果有相当的重要性，因为增量 步进脉冲程序化会自我修正任何ONO厚度的变化，并提供较窄的Vt分布 控制。
静默模式(dumb-mode)的增量步进脉冲程序化(即没有程序化验证)的 Vt分布如图14a所示。尽管该分布较广(整片晶圆量测)，程序化状态仍具 有一高斯分布，且于增量步进脉冲程序化过程中均匀地偏移。此现象是与 图13a-图13b—致，因为所有装置的增量步进脉冲程序化斜率都很类似。 此一 良好的增量步进脉冲程序化对于BE-SONOS达成良好的Vt分布控制 而言相当重要。
具有定义于不同程度(A、 B、 C、 D)的邻近存储单元的棋盘式型态可 用来研究多层存储单元区间(图14b)。在存储单元A以增量步进脉冲程序 化方式程序化后，乃进行自我升压法，且存储单元B乃继续进行程序化。 存储单元C与D也以相同方式处理。我们在整片晶圆中使用了相同的测 试程序。图14c的结果可证明增量步进脉冲程序化与自我升压法可对次-30 纳米的多层存储单元BE-SONOS与非门提供较良好的Vt分布。
图15为擦除分布的示意图。通常擦除分布都很广，且会存有某些擦 除饱和。然而，我们发现凹陷型浅沟道隔离的经擦除Vt分布会比近乎平 面型结构来的低。这主要是起因于较强的场增强效应(可见IEDM Tech. Dig.， 2007年，第913-916页，由T. H. Hsu等人发表)，而这也提供了一
种解决擦除饱和的可能方法。
图16为一般的写入次数数据图，当尺寸縮小，写入次数也会变得较 少。这或许是因为转角边缘会在尺寸縮小时降低装置的可靠性。
次-30纳米BE-SONOS装置所储存的电子数目大约在50至IOO(捕捉 密度(约1013/平方厘米)乘以信道面积)。图17为次-30纳米BE-SONOS绝 佳维持能力的数据图，尽管其维持率较次-50纳米BE-SONOS(见插入图)
稍差，但其可容忍极长时间(大于100小时)的高温烘干，这就提供了具有
绝佳少量电子(小于100)储存能力的BE-SONOS。
图18a至图18c为连续读取时的读取电流稳定性数据图，其中尽管装 置很微小，电流起伏程度仍相当小。BE-SONOS的评估是使用脉冲-IV技 术进行，且脉冲-IV的量测结果显示从微秒至毫秒范围内并无瞬间反应。 这代表在操作过程中并无瞬间的电荷捕捉与释放。
读取干扰使用期乃使用较大的传递栅极电压(pass gate voltage)进行评 估以加速，次-30纳米BE-SONOS可在Vread小于7伏特下维持1百万次 读取周期。
验证次-20纳米BE-SONOS与非门，且其展现出绝佳的少量电子储存 与较窄的Vt分布控制能力。
虽然本发明已参照实施例来加以描述，然本发明创作并未受限于其详 细描述内容。替换方式及修改样式已于先前描述中所建议，且其它替换方 式及修改样式将为熟习此项技艺的人士所思及。特别是，所有具^^实质上 相同于本发明的构件结合而达成与本发明实质上相同结果者，皆不脱离本 发明的精神范畴。因此，所有此等替换方式及修改样式系意欲落在本发明 于权利要求范围及其均等物所界定的范畴之中。
权利要求
1、一种存储单元，其特征在于，包括一第一源极/漏极端与一第二源极/漏极端，该第一与第二源极/漏极端具有一第一导电型态；一介于该第一与第二源极/漏极端的信道，该信道具有一第二导电型态，且该信道具有一由该第一源极/漏极端延伸至该第二源极/漏极端的信道长度，以及一与该信道长度垂直且由该信道的一第一侧延伸至一第二侧的宽度；该信道包括一沿着至少该第一侧与第二侧之一的掺杂物侧边口袋，该掺杂物具有该第二导电型态，该侧边口袋处的该掺杂物浓度高于该信道的一中央区域的该掺杂物浓度；一覆盖于该信道上的电荷捕捉结构；以及一位于该电荷捕捉结构上的栅极。
2、 根据权利要求1所述的存储单元，其特征在于，该信道、该电荷 捕捉结构与该栅极的排列方式是可使该电荷捕捉结构介于该栅极与该信 道间，该信道沿着该至少一侧的厚度大于该中央区域内的厚度。
3、 根据权利要求1所述的存储单元，其特征在于，更包括一沿着该 信道侧边的绝缘材料。
4、 根据权利要求1所述的存储单元，其特征在于，该电荷捕捉结构 包括一多层介电堆栈，该多层介电堆栈包括一位于该信道上的隧穿层； 一位于该隧穿层上的电荷捕捉层； 一介于该电荷捕捉层与该栅极间的阻绝层；以及 沿着该信道侧边的沟道，该沟道被填充绝缘材料。
5、 根据权利要求1所述的存储单元，其特征在于，该电荷捕捉结构 包括一多层介电堆栈，该多层介电堆栈包括一位于该信道上的多层隧穿层，该多层隧穿层包括一硅氧化物或氮氧化硅的第一层，其中央区域的厚度小于2纳米；一氮化硅的第二层，其中央区域的厚度小于2.5纳米；以及 一包括硅氧化物或氮氧化硅的第三层，其中央区域的厚度小于 3.5纳米；一位于该多层隧穿层上的电荷捕捉层，该电荷捕捉层包括中央区 域厚度大于5纳米的氮化硅；一介于该电荷捕捉层与该栅极间的阻绝层，该阻绝层包括一绝缘 材料，其中央区域的一有效氧化物厚度大于5纳米；以及沿着该信道侧边的沟道，该沟道被填充有包括硅氧化物或氮氧化 硅的材料。
6、 一种集成电路装置，其特征在于，包括 一半导体衬底，包括一存储器阵列区；多个于该半导体衬底的该存储器阵列区中排列成行的沟道，该多个沟 道被填充有绝缘体，且该多个沟道之间为半导体衬底条，各半导体衬底条 包括多个分离的源极/漏极端，其具有一第一导电型态； 多个邻近源极/漏极端间的信道，该多个信道具有一第二导电型 态，且具有一由一第一邻近源极/漏极端延伸至一第二邻近源极/漏极 端的信道长度，以及一与该信道长度垂直且由该信道的一第一侧延伸 至一第二侧的宽度；以及该多个信道包括一沿着至少该第一侧与第二侧之一的掺杂物侧 边口袋，该掺杂物具有该第二导电型态，该多个侧边口袋处的该掺杂 物浓度高于该多个信道的中央区域的该掺杂物浓度； 多个覆盖于该多个信道上的电荷捕捉结构；多个位于该多个电荷捕捉结构与该多个半导体衬底条的信道上排列成列的字线；以及多个与该多个半导体衬底条中的对应半导体衬底条连接的位线； 其中一电荷捕捉存储单元的与非门架构阵列被提供于该集成电路装置上。
7、 根据权利要求6所述的集成电路装置，其特征在于，该信道、该 电荷捕捉结构与该栅极的排列方式是可使该电荷捕捉结构介于该栅极与 该信道间，该信道沿着该至少一侧的厚度大于该中央区域内的厚度。
8、 根据权利要求6所述的集成电路装置，其特征在于，该电荷捕捉 结构包括一多层介电堆栈，该多层介电堆栈包括一位于该信道上的隧穿层； 一位于该隧穿层上的电荷捕捉层；以及一介于该电荷捕捉层与该栅极间的阻绝层。
9、 根据权利要求6所述的集成电路装置，其特征在于，该电荷捕捉 结构包括一多层介电堆栈，该多层介电堆栈包括一位于该信道上的多层隧穿层，该多层隧穿层包括一硅氧化物或氮氧化硅的第一层，其中央区域的厚度小于2纳米；一氮化硅的第二层，其中央区域的厚度小于3纳米；以及一包括硅氧化物或氮氧化硅的第三层，其中央区域的厚度小于3.5纳米；一位于该多层隧穿层上的电荷捕捉层，该电荷捕捉层包括中央区域的厚度大于5纳米的氮化硅；以及一介于该电荷捕捉层与该栅极间的阻绝层，该阻绝层包括一绝缘材料，其中央区域的一有效氧化物厚度大于5纳米，且该多个沟道的绝缘体包括硅氧化物或氮氧化硅。
10、 一种制造一半导体衬底上的一存储单元阵列的方法，其特征在于，包括提供一衬底，其具有一掺杂物第一浓度的一信道导电型态； 于该衬底中形成多个填充有绝缘体的沟道，该多个沟道是由半导体衬 底条隔开；沿着邻近该多个填充有绝缘体沟道的条的侧边，注入具有该信道导电 型态的掺杂物侧边口袋至该衬底中，使邻近该填充有绝缘体的沟道的侧边 口袋具有一高于该掺杂物第一浓度的该掺杂物第二浓度；于该多个半导体衬底条上形成电荷捕捉结构，并于该电荷捕捉结构上 形成与该多个半导体衬底条垂直的字线；注入源极/漏极掺杂物至邻近该多个字线的该多个半导体衬底条中，以 定义源极/漏极端，且该多个源极/漏极端的导电型态是与该信道导电型态 相反；以及于该多个字线上形成一位线阵列，其是与该多个半导体衬底条连接。
11、 根据权利要求io所述的方法，其特征在于，该形成多个填充有绝缘体沟道的步骤与该注入口袋的步骤包括形成一刻蚀掩模，其定义该衬底上该多个填充有绝缘体的沟道的位置；注入具有该信道导电型态的掺杂物，利用该刻蚀掩模以形成位于该掩 模边缘下方的口袋；利用该刻蚀掩模刻蚀多个沟道；以及 以绝缘体填充该多个沟道。
12、 根据权利要求11所述的方法，其特征在于，包括以一介于7至 30度的倾斜角度注入进行该注入步骤。
13、 根据权利要求10所述的方法，其特征在于，该形成电荷捕捉结 构的步骤包括形成一多层介电堆栈的步骤，该多层介电堆栈包括一位于该 信道上的隧穿层； 一位于该隧穿层上的电荷捕捉层；以及一介于该电荷捕 捉层与该栅极间的阻绝层。
14、 根据权利要求13所述的方法，其特征在于，该信道上的该隧穿 层包括一硅氧化物或氮氧化硅的第一层，其中央区域的厚度小于2纳米； 一氮化硅的第二层，其中央区域的厚度小于3纳米；以及一包括硅氧化物 或氮氧化硅的第三层，其中央区域的厚度小于3.5纳米。
15、 根据权利要求13所述的方法，其特征在于，该隧穿层上的该电 荷捕捉层包括中央区域厚度大于5纳米的氮化硅，以及一阻绝层介于该电 荷捕捉层与该栅极之间，该阻绝层包括一绝缘材料，其中央区域的一有效 氧化物厚度大于5纳米。
16、 根据权利要求13或14或15所述的方法，其特征在于，该多个 沟道内的该绝缘体包括硅氧化物或氮氧化硅。
17、 根据权利要求10所述的方法，其特征在于，包括于该注入步骤 前，先于该字线上形成衬垫层，以补偿形成该源极/漏极端的注入。
全文摘要
本发明公开了一种具有侧边口袋注入的电荷捕捉装置，提供了一种电荷捕捉存储单元，其具有沿着信道侧边的口袋注入，该侧边口袋注入具有和信道相同的导电型态，且该注入的掺杂物浓度较信道中央区域来的高。此种结构可有效防止电荷捕捉结构因鸟嘴或其它边缘异常而造成信道侧边非均匀电荷捕捉现象，且前述口袋注入可利用兼容于标准浅沟道隔离工艺的方法形成。
文档编号H01L29/792GK101364616SQ20081014565
公开日2009年2月11日 申请日期2008年8月7日 优先权日2007年8月9日
发明者吕函庭 申请人:旺宏电子股份有限公司