专利名称：一种可用于存储单元的多层量子点结构浮置栅的制作方法
技术领域：
本发明涉及一种可用于存储单元的多层量子点结构浮置栅，及基于该多层 量子点结构浮置栅的抗辐射非易失性存储器和微磁性传感器。
背景技术：
从固态电子存储器的功能来看，可分为挥发性(volatile)和非挥发性 (nonvolatile)两类。以动态随机存储器(DRAM)为代表的挥发性存储器，由于其 速度相对较快，价格较便宜而广泛地应用于电子计算机的内存。但是在这类存 储器中，随着集成度由512Mbit到l GBit的不断提高，功耗会急剧增加，从 而几乎占用了计算机待机时的总功耗。另一方面，由于DRAM的挥发性，每 当计算机开启使用和结束关闭时，存储器中的信息必须从硬盘中读取和再存 入，不但增加了计算机的开启和关闭时间，还限制了在某些场合的应用。
为了提高计算机性能，现使用非挥发性的存储器代替DRAM应用于计算 机中。现大多使用以浮置栅MOSFET为基本单元的Flash存储器，其为由存储 在栅极中的电荷的静电势来控制场效应管的沟道电流以达到存储信息的目的。 由于该类存储器件工作需要高灵敏度的电场和严格的漏电控制，以延长存储时 间，这就必需增加隧穿栅的厚度，而栅介质层厚度的增加会导致控制电压的提 高，从而降低了存取的速度。
为了解决非挥发性的存储器存在的功耗、速度和制备困难等的综合性矛 盾，科学家从新材料、新结构和新技术等多个方面探索制备存储器件的新途径。 例如，使用基于半导体纳米硅量子点来构建半导体非挥发性浮置栅纳米存储器 的纳米硅量子点库仑阻塞效应的量子点存储器(QDAM)，其跨越了加工技术 的障碍，在进一步提高存储密度、存储速度和存储时间的同时，又能够满足低 功耗的要求。由于量子化能级的特性，决定了这类器件的物理体系的尺寸小到 一定尺度(量子点)，与电子的德布罗意波长可相比拟时，其将呈现能量量子 化；同时，由于其具有非常小的电容，也将出现电荷量子化的特点，从而将导
4致基于半导体量子点的纳米电子器件将会表现出一系列与经典器件所不同的 特性。但是，现有的半导体量子点材料存储器，当量子点密度增高，尺寸减小 后，还是会不可避免地发生电荷损耗，以及各量子点间将产生一定程度上的耦 合相互作用，导致量子点漏电和信息丢失的发生。
发明内容
本发明要解决的是现有的量子点浮置栅存在的漏电问题和量子点间耦合 所造成的信息存储失效问题，从而提供一种不会产生漏电现象和信息存储失效 的可用于存储单元的镂空状多层量子点结构浮置栅，该用于存储单元的多层量 子点结构浮置栅的另一个重要功能是其还具有抗辐射能力。
本发明的另一目的在于提供一种基于镂空状多层量子点结构浮置栅的抗 辐射非易失性存储器，该存储器不会产生漏电现象和信息存储失效的问题，且 具有抗辐射能力。
本发明的再一目的在于提供一种基于镂空状多层量子点结构浮置栅的微 磁性传感器，该传感器不会产生漏电现象和信息存储失效的问题，且具有抗辐 射能力。
本发明的目的是通过如下的技术方案实现的
本发明提供一种可用于存储单元的多层量子点结构浮置栅，其核心结构包 括一下部缓冲层，及在所述的下部缓冲层上依次生长的第一量子点生长层、第 一填充介质层、中间层、第二量子点生长层、第二填充介质层和顶部填埋保护
层；
所述的用于存储单元的多层量子点结构浮置栅具有一镂空状的横截面，所
述的横截面为矩形环、椭圆环或正六边形环；
其中，所述的矩形环内环的短边为10 100000nm，外环的短边为20 200000nm，短边和长边的比值为1: 1 5，环宽为10 100000nm;
所述的椭圆环内环的短轴为10 100000nm，外环的短轴为20 200000nm，短轴与长轴的比值为1: 1 5，环宽为10 100000nm;
所述的正六边形环内环的边长为10 100000nm，外环的边长为20 200000nm，环宽为10 100000nm。在本发明的技术方案中，所述下部缓冲层可为各种常见半导体衬底材料，
优选Si、 Ge、 SiC、 SiNs等或直接使用高电阻率的易与半导体量子点沉积的氧 化物作为缓冲层材料，如Si02、 Ge04等材料。所述下部缓冲层为3 100nm。 当SOI CMOS栅极氧化层符合高电阻率并易与半导体量子点生长的条件下， 缓冲层可省略而直接用SOI CMOS的栅极氧化层来替代。
所述第一量子点生长层和第二量子点生长层中的量子点的组成材料为半 导体材料、磁性材料或超导材料；所述量子点为椭圆形或圆形，所述圆形直径 为5 100nm，所述椭圆形短轴为5 50nm，短轴与长轴的比例为l: 1 5; 且两个量子点生长层中的量子点直径可以不同。
所述的半导体材料，优选Si、 Ge、 GaAs、 SiC等半导体材料或半导体化 合物材料。
所述的磁性材料，包括磁性金属材料、磁性半金属材料和磁性半导体材料； 所述的磁性金属材料优选Fe、 Co、 CoFe、 Ni、 NiCoFe、 CoFeB、 CoFeSiB等； 所述的磁性半金属材料优选Fe304、 Cr02、 LaSrMn03或Heuseler合金等；所 述的磁性半导体材料优选GaMnAs、 InMnAs、 CdMnSe、 SiMnN等。
所述的超导材料包括具有超导特性的元素超导体材料，优选A1、 Ga、 Zn、 Cd、 In、 Sn等；还包括具有高温超导电性的化合物超导体材料，如YBaCuO、 LaCuO等。
所述第一填充介质层和第二填充介质层的组成材料为化合物绝缘体材料， 包括半导体化合物绝缘体材料、金属化合物绝缘体材料和铁电体绝缘材料；优 选半导体化合物材料如Si02、 Ge02、 SiNx等；优选金属化合物绝缘体材料如 A1203、 Mg02、 ZnO等；优选铁电体绝缘材料ScTi03、 BaTi03、 PbTi03等； 第一填充介质层的厚度与第一量子点生长层中的量子点直径相同；第二填充介 质层的厚度与第二量子点生长层中的量子点直径相同。
所述中间层的组成材料为化合物绝缘体材料，包括半导体化合物绝缘体材 料、金属化合物绝缘体材料和铁电体绝缘材料;优选半导体化合物材料如Si02、 Ge02、 SiHc等；优选金属化合物绝缘体材料如A1203、 Mg02、 ZnO等；优选 铁电体绝缘材料ScTi03、 BaTi03、 PbTi03等；该层厚度为1 30nrn。
所述顶部填埋保护层的组成材料为化合物绝缘体材料，包括半导体化合物 绝缘体材料和金属化合物绝缘体材料；优选半导体化合物材料如Si02、 Ge02、SiNx等；优选金属化合物绝缘体材料如A1203、 Mg02、 ZnO等；该层厚度为5 訓Onm。
本发明提供一种基于多层量子点的抗辐射非易失性存储器，其包括一个 SOI CMOS衬底，及集成在SOI CMOS衬底中的存储单元，过渡金属层，以 及地线、位线和写字线；
所述的SOI CMOS衬底包括背栅金属引线层，依次生长于所述背删金 属引线层上的第一半导体材料层、隐埋氧化层和第二半导体材料层；根据所使 用的环境不同，可选用全耗尽型、双栅型、抗高温型、抗脉冲型、抗高压型等 多种类型的SOI CMOS;该第二半导体材料层由晶体管的漏极、栅极和源极构 成；
所述的存储单元为如上所述的用于存储单元的多层量子点结构浮置栅；所 述的用于存储单元的多层量子点结构浮置栅可以包括两层或两层以上的量子 点生长层；对于两层以上量子点的浮置栅结构是用所述中间层和第二层量子点 进行周期性复制派生的结构；
所述的存储单元的一端和晶体管的源极通过过渡金属层互连，所述的位线 同时也是所述的晶体管的栅极，所述的位线布置在所述的晶体管的上方，与所 述过渡金属引线层相互垂直；所述过渡金属引线层位于存储单元的正上方；所 述地线平行与所述位线，并与写字线垂直。
本发明提供一种基于多层量子点的微磁性传感器，其包括一个SOI CMOS 衬底，及集成在SOI CMOS衬底中的微磁性传感器单元，过渡金属层，以及 地线、位线和写字线；
所述的SOI CMOS衬底包括第一半导体材料层，依次生长于所述的第 一半导体材料层上的隐埋氧化层和第二半导体材料层；根据所使用的环境不 同，可选用全耗尽型、双栅型、抗高温型、抗脉冲型、抗高压型等多种类型的 SOI CMOS;该第二半导体材料层由晶体管的漏极、栅极和源极构成；
所述的微磁性传感器单元为如上所述的用于存储单元的多层量子点结构 浮置栅，其量子点生长层中的量子点的材料为磁性材料，且量子点为椭圆形量 子点；所述的用于存储单元的镂空状多层量子点结构浮置栅可以包括两层或两层以上的量子点生长层；对于两层以上量子点的浮置栅结构是用所述中间层和 第二层量子点进行周期性复制派生的结构；
所述的微磁性传感器单元的一端和晶体管的源极通过过渡金属层互连，所 述的位线同时也是所述的晶体管的栅极，所述的位线布置在所述的晶体管的上 方，与所述过渡金属引线层相互垂直；所述过渡金属引线层位于微磁性传感器 单元的正上方；所述地线平行与所述位线，并与写字线垂直。
本发明提供的用于存储单元的多层量子点结构浮置栅，及基于此的抗辐射 非易失性存储器和微磁性传感器，均使用了镂空状量子点结构多层膜浮置结构 作为功能单元，因而具有如下的优点
该存储器利用对浮置栅多层膜施加的电压，调控电子可进入的相应量子点 所在的层。利用电子所进入的不同层的量子点所具有的电荷特性，调制SOI CMOS晶体管中栅极区沟道中电子的输运特性，从而控制从晶体管漏极输出电 流的大小。以达到标志信息的作用，进而完成信息存储。
在现有的单层的量子点浮置栅结构存储器中，为了产生"0"或"1"的状态， 必须加大电压将电荷通过栅极排入CMOS沟道中进行放电，因此，或是量子 点浮置栅结构与CMOS栅极接触的部分势垒不能过高，从而增加了电子在不 必要放电时隧穿进沟道的几率，影响数据存储的有效性；或是为了获得高灵敏 度的电场和严格的漏电流控制，而减小栅极的厚度，从而导致控制电压的提高， 降低了存取的速度。此外，现有的基于量子点的存储器功能单元的横截面为非 镂空状，不利于彻底消除量子点间的耦合作用所引起的信息遗失问题，不利于 降低读写电流，不利于抑制噪声，不利于解决器件的抗辐射问题。
故与现有基于量子点结构的存储器相比，本发明由于采用镂空状多层量子 点浮置栅结构为存储单元，从制作工艺上彻底消除了量子点间的耦合作用，保 证了信息的稳定性；该结构使有效电压更集中在需要作用的量子点区域上，从 而降低了读写电流的大小；该结构镂空状横截面增大了散热面积，有利于控制 热噪声的产生；该镂空状横截面结构为闭合状几何图案，可使电磁场在空间闭 合更有利于器件的器件的抗辐射性能。此外，电子被局限于多层量子点间，其 与COMS栅极接触的部分可以采用势垒比较高的材料制成，并可以增加隧穿 栅极的厚度，电子也不宜从此材料中隧穿造成漏电现象，即这种多层量子点的结构具有抗辐射、数据不易挥发、操作简单等优点。由于所述SOI CMOS衬
底具有对环境依赖性小、抗辐射、耐高温等特性，更增强了本存储结构的环境 适应性，拓展了其应用范围。由于所述结构使用镂空状加图案有利于工艺实现， 因此可以提高存储密度。因此，该存储器设计方案从根本上解决了量子点器件 对环境的依赖问题，并提高了存储密度。
本发明中的微磁性传感器利用磁性材料量子点对微磁场的量子能级漂移 特性，通过调控浮置栅两端的扫描电压，判断漏极工作曲线对微场的漂移响应， 进而确定磁场大小。由于磁性材料量子点的量子化能级对磁场非常敏感的特
性，故与传统传感器相比该传感器可分辨微弱磁场的变化；并由于功能单元和 衬底都具有抗辐射，因此该器件可工作在辐射条件下，其衬底的耐高温等特性 还增强了本器件的适用范围。
图1为本发明提供的一种可用于存储单元的多层量子点结构浮置栅的剖 面图2为本发明的一种基于镂空形状的多层量子点的抗辐射非易失性存储 器的剖面图3为图2所示的抗辐射非易失性存储器的等效示意图4为本发明的抗辐射非易失性存储器的工作原理示意图5为本发明的一种基于镂空形状的多层量子点的微磁性传感器的剖面
图6为本发明的微磁性传感器的工作原理示意图； 图7为图5所示的微磁性传感器的等效示意图； 其中，
101为背栅金属引线层， 102为p型体硅层，
1为隐埋氧化层， 21为晶体管的源极区(N型)，
22为晶体管的栅极区(P型)，23为晶体管的漏极区(N型)，
31是和21相连的金属引线层(GNDLine)， GND表示31与地相接，
33是和23相连的金属引线层(BitLine)， Bit Line表示33与位线相连，
32为栅极绝缘介质层， 41为下部缓冲层，42为中间层， 43为顶部填埋保护层，
51为第一量子点生长层， 52为第二量子点生长层， 61为第一填充介质层， 62为第二填充介质层，
7为写字线Writing Word Line (WWL)， 8为绝缘介质填充的器件保护区，
9为本发明的多层量子点结构浮置栅，TR表示SOI CMOS晶体管。
具体实施例方式
本发明提供的可用于存储单元的镂空状多层量子点结构浮置栅，其剖面图 如图1所示，包括一下部缓冲层41，及在其上依次生长的第一量子点生长层 51、第一填充介质层61、中间层42、第二量子点生长层52、第二填充介质层 62和顶部填埋保护层43。
实施例1 、
如图2和3所示，量子点结构浮置栅多层膜存储单器的存储单元阵列由大 量的QADM单元组合而成。在一个QADM存储单元中，包括一个镂空状量子 点结构浮置栅多层膜存储单元9、 SOICMOS晶体管TR和一组布线，即位线 33、写字线7、背栅金属引线101和地线GND31。
该镂空状量子点结构浮置栅多层膜存储器存储单元中的多层膜结构为在 SOI CMOS氧化栅衬底上依次沉积的厚度为2nm的下部缓冲层SiN，直径为 5nm的第一层Si量子点，厚度为5nm的第一层填充介质层Si02，厚度为2nm 的中间层Si02，直径为5nm的第二层Si量子点，厚度为5nm的第二层填充介 质层，以及厚度为10nm的化合物绝缘材料SiN。
该镂空状量子点结构浮置栅多层膜存储器存储单元的多层膜结构的刻蚀 形状为矩形环状结构，所述的矩形环内环的短边为100nm，外环的短边为 200nm，短边和长边的比值为l: 2。
该镂空状量子点结构浮置栅多层膜存储器存储单元和SOI CMOS晶体管 TR通过栅极绝缘介质层32及下部缓冲层41相连。在布局上将写字线7布置 在浮置栅多层膜存储单元的上方并与存储单元直接相连。
如图2和图3所示，整个QDAM单元由若干层41、 42、 42、 51、 52、 61、62构成。这些层中的非功能区域由绝缘掩埋介质8如Si02等所掩埋。在QDAM 单元中金属布线层仅有三层，即写字线7所在层、地线GND31和位线33所 在层、背栅金属引线所在层101。其中地线GND31直接与SOICMOS晶体管 的源极区21相连，位线33直接与SOICMOS晶体管的漏极区23相连，背栅 金属引线101直接与SOI CMOS晶体管的体硅衬底层102相连。
本发明提供的上述基于镂空状多层量子点的抗辐射非易失性存储器是通 过改变存储单元中的写字线和背栅引线层间电压的大小和方向来实现信息存 储操作的，并由所述位线中电流的大小来判断所存储信息的状态的。在该存储 单元读写的过程中，根据背景技术所述的量子力学原理，当浮置栅多层膜两端 的电压，即背栅金属引线层101与写字线7间电压，小于特定的第一临界值 V,时，不会影响电子在第一或第二层量子点中的填充状态。此时，若在位线 33和地线31间加一大小适当的恒定电压，则位线中的电流不会由于背栅金属 引线层101与写字线7间电压的改变而改变。此即，信息读取的原理。当背栅 金属引线层101与写字线7间电压大于特定的第一临界值V,时，电子将被填 充至第二层量子点中；此时，如位线33和地线31间电压与读信息时的电压一 致，则位线中的电流会由于背栅金属引线层101与写字线7间电压的改变而增 大，并在背栅金属引线层101与写字线7间电压小于第二临界电压V2的前提 下，不随其增大而改变。当背栅金属引线层101与写字线7间电压大于特定的 第二临界值V2时，电子将被填充至第一层量子点中；此时，如位线33和地 线31间电压与读信息时的电压一致，则位线中的电流会由于背栅金属引线层 101与写字线7间电压的改变而增大，并在背栅金属引线层101与写字线7间 电压大于第二临界电压V2的前提下，不随其增大而改变。因此，通过改变背 栅金属引线层101与写字线7间电压的大小，可以调控位线中电流的大小，利 用电流的高低变化判断信息状态。此即，该存储器的写操作工作原理，如图4 所示。其具体操作过程可表述如下
当量子点结构浮置栅多层膜存储单元中浮置栅多层膜两端的电压，即背 栅金属引线层101与写字线7间电压，小于一个特定的第一临界值Vi时，电 子不能越过顶部填埋层43而进入到第二层量子点62中，亦不能进入第一层 量子点61中。此时，量子点结构浮置栅多层膜存储单元中的信息状态不会受 到改变。如此时在位线33中通入电流(亦为在地线与位线间加一在任何过程中大小不变的电压)，即可以由电流的大小判断所述存储单元中的信息状态， 从而实现信息的读操作。
当量子点结构浮置栅多层膜存储单元中浮置栅多层膜两端的电压，即背 栅金属引线层101与写字线7间电压，大于第一临界值V,且小于第二临界值
V2时，电子可以获得足够的能量越过顶部填埋层43而进入到第二层量子62 中，但没有获得足够的能量穿越中间层42而进入第一层量子点61中。即量 子点结构浮置栅多层膜存储单元中的信息状态受到改变，被至于存储数据为 "0"的状态。此时，如对该单元施加上述小于V,的读取电压，并且在位线33 中通入电流，即对该存储单元进行读操作；则位线33中流过的电流将处于较 小的状态，即为存储数据"O"的状态。此为记录信息为"O"的写操作。
当量子点结构浮置栅多层膜存储单元中浮置栅多层膜两端的电压，即背 栅金属引线层101与写字线7间电压，大于第二临界值V2且饱和击穿电压时 (饱和击穿电压指将电子排入SOI CMOS栅极区所需电压，该电压一般与栅 极绝缘介质的厚度有关)，电子可以获得足够的能量越过多层膜结构而进入到 第一层量子61中，但没有获得足够的能量穿越栅极绝缘介质层32而进入SOI CMOS的栅极区中。此即量子点结构浮置栅多层膜存储单元中的信息状态受 到改变，被至于存储数据为"l"的状态。此时，如对该单元施加上述小于V, 的读取电压，并且在位线33中通入电流，即对该存储单元进行读操作；则位 线33中流过的电流将处于较大的状态，即为存f诸数据"l"的状态。此为记录信 息为'T'的写操作。
如果，此时在量子点结构浮置栅多层膜存储单元中浮置栅多层膜两端施 加适当的反向电压(一般为V2-V^IV卜V2)，则存储单元中第一层量子点的电 子可重新越过中间层42进入到第二层量子点中。从而实现信息的由'T'至"O" 的写过程。
当量子点结构浮置栅多层膜存储单元进行首次读写操作时，为保险起见， 需对浮置栅多层膜两端施加足够大的电压，排空量子点中的电荷；再对其进 行信息为"0"的写操作。另外，在每次读写的过程中要先存储单元中读取信息， 与已知信息比较，以确定采用何种读写模式，进而确保信息单元使用中信息 的存储正确性。
本发明利用量子点结构浮置栅多层膜存储单元的特性，调制位线中电流的大小从而判断信息的存储状态。该工作原理如图4的示意图所示。且，由 于存储信息的电子根据量子力学原理在不施加足够的外电场时，电子无外 溢，故电子被禁锢于两层量子点结构中；因此，亦不会产生信息断电后的丢 失，完成非易失性信息存储。
实施例2、
按照实施例1中的方法，构建一个用于存储单元的多层量子点结构浮置
栅，其核心结构包括在SOICMOS氧化栅衬底上依次沉积的厚度为2nm的 下部缓冲层SiN,直径为5nm的第一层GaMnAs稀磁性量子点，厚度为5nm 的第一层填充介质层Si02，厚度为2nm的中间层Si02,直径为5nm的第二层 GaMnAs稀磁性量子点，厚度为5nm的第二层填充介质层，以及厚度为10nm 的化合物绝缘材料SiN。
该镂空状量子点结构浮置栅多层膜存储器存储单元的多层膜结构的刻蚀 形状为矩形环状结构，所述的矩形环内环的短边为100nm，外环的短边为 200nm，短边和长边的比值为h 2。
然后将此镂空状量子点结构浮置栅多层膜存储器存储单元和SOI CMOS 晶体管TR按照实施例1中的方法构建为基于多层量子点的抗辐射非易失性存 储器，其工作原理和具体读写操作方法同于实施例1。
实施例3、
按照实施例1中的方法，构建一个用于存储单元的多层量子点结构浮置 栅，其核心结构包括在SOI CMOS氧化栅衬底上依次沉积的厚度为2nm的 下部缓冲层SiN，直径为5nm的第一层LaCuO量子点，厚度为5nm的第一层 填充介质层Si02，厚度为2nm的中间层Si02，直径为5nm的第二层LaCuO 量子点，厚度为5nm的第二层填充介质层，以及厚度为10nm的化合物绝缘材 料SiN。
该镂空状量子点结构浮置栅多层膜存储器存储单元的多层膜结构的刻蚀 形状为矩形环状结构，所述的矩形环内环的短边为100nm，外环的短边为 200nm，短边和长边的比值为1: 2。
然后将此镂空状量子点结构浮置栅多层膜存储器存储单元和SOI CMOS
13晶体管TR按照实施例1中的方法构建为基于多层量子点的抗辐射非易失性存 储器，其工作原理和具体读写操作方法同于实施例1。
实施例4、
按照实施例1中的方法，构建一个用于存储单元的多层量子点结构浮置
栅，其核心结构包括在SOI CMOS氧化栅衬底上依次沉积的厚度为2nm的 下部缓冲层SiN，直径为5nm的第一层Si量子点，厚度为5nm的第一层填充 介质层Si02，厚度为2nm的中间层Si02，直径为5nm的第二层Si量子点， 厚度为5nm的第二层填充介质层，以及厚度为10nm的化合物绝缘材料SiN。
该镂空状量子点结构浮置栅多层膜存储器存储单元的多层膜结构的刻蚀 形状为椭圆形环状结构，其椭圆环外长轴为200nm，外短轴长度为100nm， 长、短轴比例2: 1;其内长轴100nm，内短轴长度为50nm，长、短轴比例2: 1，且该椭圆环无偏心。
然后将此镂空状量子点结构浮置栅多层膜存储器存储单元和SOI CMOS 晶体管TR按照实施例1中的方法构建为基于多层量子点的抗辐射非易失性存 储器，其工作原理和具体读写操作方法同于实施例1。
实施例5、
按照实施例1中的方法，构建一个用于存储单元的多层量子点结构浮置 栅，其核心结构包括在SOI CMOS氧化栅衬底上依次沉积的厚度为2nm的 下部缓冲层SiN，直径为5nm的第一层GaMnAs稀磁性量子点，厚度为5nm 的第一层填充介质层Si02，厚度为2nm的中间层Si02，直径为5nm的第二层 GaMnAs稀磁性量子点，厚度为5nm的第二层填充介质层，以及厚度为10nm 的化合物绝缘材料SiN。
该镂空状量子点结构浮置栅多层膜存储器存储单元的多层膜结构的刻蚀 形状为椭圆形环状结构。其椭圆环外长轴为200nm，外短轴长度为100nm， 长、短轴比例2: 1;其内长轴100nm，内短轴长度为50nm，长、短轴比例2: l,且该椭圆环无偏心。
然后将此镂空状量子点结构浮置栅多层膜存储器存储单元和SOI CMOS 晶体管TR按照实施例1中的方法构建为基于多层量子点的抗辐射非易失性存储器，其工作原理和具体读写操作方法同于实施例l。 实施例6、
按照实施例1中的方法，构建一个用于存储单元的多层量子点结构浮置
栅，其核心结构包括在SOI CMOS氧化栅衬底上依次沉积的厚度为2nm的 下部缓冲层SiN，直径为5nm的第一层LaCuO量子点，厚度为5nm的第一层 填充介质层Si02，厚度为2nm的中间层Si02，直径为5nm的第二层LaCuO 量子点，厚度为5nm的第二层填充介质层，以及厚度为10nm的化合物绝缘材 料SiN。
该镂空状量子点结构浮置栅多层膜存储器存储单元的多层膜结构的刻蚀 形状为椭圆形环状结构。其椭圆环外长轴为200nm，外短轴长度为100nm， 长、短轴比例2: 1;其内长轴100nm，内短轴长度为50nm，长、短轴比例2: 1，且该椭圆环无偏心。
然后将此镂空状量子点结构浮置栅多层膜存储器存储单元和SOI CMOS 晶体管TR按照实施例1中的方法构建为基于多层量子点的抗辐射非易失性存 储器，其工作原理和具体读写操作方法同于实施例l。
实施例7、
如图5和图7所示，基于量子点结构浮置栅多层膜的微磁性传感器的组成， 包括一个镂空状量子点结构浮置栅多层膜单元、SOICMOS晶体管TR和一组 布线，即位线33、写字线7和地线GND31。
该镂空状量子点结构浮置栅多层微磁性传感器单元中的多层膜结构为在
SOI CMOS氧化栅衬底上依次沉积的厚度为2nm的下部缓冲层SiN;第一层 GaMnAs量子点，其为椭圆形的量子点，该椭圆形的短轴为15nm，长短轴比 例为2: 1;和厚度为5nm的第一层填充介质层Si02;厚度为2nm的中间层 Si02;然后是第二层GaMnAs量子点，其为椭圆形的量子点，该椭圆形的短轴 为15nm，长短轴比例为2: 1;厚度为5nm的第二层填充介质层；最后是厚度 为10nm的化合物绝缘材料SiN。
该镂空状量子点结构浮置栅多层膜微磁性传感器单元的多层膜结构的刻 蚀形状为矩形环状结构，所述的矩形环内环的短边为100nm，外环的短边为200nm，短边和长边的比值为1: 2。
然后将此镂空状量子点结构浮置栅多层膜微磁性传感器单元和SOI CMOS晶体管TR通过栅极绝缘介质层32及下部缓冲层41相连。在布局上将 写字线7布置在浮置栅多层膜单元的上方并与传感器核心工作单元直接相连。
如图5和图7所示，整个浮置栅多层膜微磁性传感器单元由若干层41、 42、 43、 51、 52、 61、 62构成。这些层中的非功能区域由绝缘掩埋介质8如 Si02等所掩埋。在该单元中金属布线层仅有两层，即写字线7所在层、地线 GND31和位线33所在层。其中地线GND31直接与SOI CMOS晶体管的源极 区21相连，位线33直接与SOICMOS晶体管的漏极区23相连，背栅金属引 线101直接与SOI CMOS晶体管的体硅衬底层102相连。
根据背景技术中介绍的量子效应，本发明提供了一种基于上述量子点结构 浮置栅多层膜微磁性传感器的控制方法。如图6所示，该方法的原理是通过测 量外磁场所引起的量子点中电子填充能级的变化，进行磁场大小的测定。其具 体操作如下
当无外磁场存在时，在量子点结构浮置栅多层膜微磁性传感器的地线31 与写字线7间施加小于特定的第一临界值V,的电压时，电子不能越过顶部填 埋层43而进入到第二层量子点62中，亦不能进入第一层量子点61中。此时， 在地线与位线间加一在任何过程中大小不变的电压，测量由位线通过的电流 的大小，即为器件的本底电流，为非常小的电流工作状态。
若在量子点结构浮置栅多层膜微磁性传感器的地线31与写字线7间施加 介于第一临界值V,和第二临界值V2的电压时，电子可以越过顶部填埋层43 进入到第二层量子点62中，但不能进入第一层量子点61中。此时，不改变 地线与位线间电压，测量由位线通过的电流的大小，即为器件的第一工作态 电流，为较小的电流工作状态。
若在量子点结构浮置栅多层膜微磁性传感器的地线31与写字线7间施加大 于第二临界值V2的电压时，电子可以越过多层膜结构进入第一层量子点61中。 此时，不改变地线与位线间电压，测量由位线通过的电流的大小，即为器件的 第二工作态电流，为较大的电流工作状态。
当有外磁场存在时，外磁场的存在会引起磁性材料量子点的量子化能级 发生改变，从而影响电子的填充状态。又由于磁性材料量子点的量子化能级非常敏感，其测量精度根据量子化能级磁场敏感程度而定，从而可以达到对 任意微磁性信号的测量。
此时，在量子点结构浮置栅多层膜微磁性传感器的地线31与写字线7间
施加大于第一临界值V,的变化电压，并开始进行电压扫描(逐渐增大电压
值)。同时，在地线与位线间加一在任何过程中大小不变的电压，测量由位线 通过的电流的大小，判断工作电流是否出现第二工作态电流，并读取工作状
态变化时的地线31与写字线7间扫描电压的大小。比较该电压是否与无磁场
时的第二临界值V2不同、相差多少；从而判断是否存在外磁场，以及外磁场 的大小(注根据材料的不同第二临界值的变化可正可负)。故此，完成传感 器功能。
为保证测量准确性，本发明对第一次使用的或开始一个新测量过程的微 磁性传感器，需进行归零较正。即在量子点结构浮置栅多层膜微磁性传感器 的地线31与写字线7间施加远大于V2的电压，以排空量子点中的残余电荷； 并将该器件至于第一工作态电流的工作状态下。从而开始第一次或新的测量 过程。
实施例8、
按照实施例7中的方法，构建一个用于存储单元的多层量子点结构浮置 栅，其核心结构包括在SOICMOS氧化栅衬底上依次沉积的厚度为2nm的 下部缓冲层SiN，椭圆形的、短轴为15nm、长短轴比例为2:l的第一层GaMnAs 量子点，厚度为5nm的第一层填充介质层Si02，厚度为2nm的中间层Si02， 椭圆形的、短轴为15nm、长短轴比例为2: 1的第一层GaMnAs量子点，厚 度为5nm的第二层填充介质层，以及厚度为10nm的化合物绝缘材料SiN。
该镂空状量子点结构浮置栅多层膜微磁性传感器单元的多层膜结构的刻 蚀形状为矩形环状结构，所述的矩形环内环的短边为100nm，外环的短边为 300nm，短边和长边的比值为1: 2。
然后将此镂空状量子点结构浮置栅多层膜微磁性传感器单元和SOI CMOS晶体管TR按照实施例7中的方法构建为基于多层量子点的微磁性传感 器，其工作原理和具体读写操作方法同于实施例7。实施例9、
按照实施例7中的方法，构建一个用于存储单元的多层量子点结构浮置
栅，其核心结构包括在SOI CMOS氧化栅衬底上依次沉积的厚度为2nm的 下部缓冲层SiN，椭圆形的、短轴为15nm、长短轴比例为2:l的第一层GaMnAs 量子点，厚度为5nm的第一层填充介质层Si02，厚度为2nm的中间层Si02， 椭圆形的、短轴为15nm、长短轴比例为2: 1的第二层GaMnAs量子点，厚 度为5nm的第二层填充介质层，以及厚度为10nm的化合物绝缘材料SiN。
该镂空状量子点结构浮置栅多层膜微磁性传感器单元的多层膜结构的刻 蚀形状为椭圆形环状结构，其椭圆环的外环的长轴为200nm，短轴为lOOnm， 内环的长轴为100nm，短轴为50nm，且该椭圆环无偏心。
然后将此镂空状量子点结构浮置栅多层膜微磁性传感器单元和SOI CMOS晶体管TR按照实施例7中的方法构建为基于多层量子点的微磁性传感 器，其工作原理和具体读写操作方法同于实施例7。
实施例10、
按照实施例7中的方法，构建一个用于存储单元的多层量子点结构浮置 栅，其核心结构包括在SOI CMOS氧化栅衬底上依次沉积的厚度为2nm的 下部缓冲层SiN，椭圆形的、短轴为15nm、长短轴比例为2:l的第一层GaMnAs 量子点，厚度为5nm的第一层填充介质层Si02，厚度为2nm的中间层Si02， 椭圆形的、短轴为15nm、长短轴比例为2: 1的第二层GaMnAs量子点，厚 度为5nm的第二层填充介质层，以及厚度为10nm的化合物绝缘材料SiN。
该镂空状量子点结构浮置栅多层膜微磁性传感器单元的多层膜结构的刻 蚀形状为椭圆形环状结构，其中，外环的长轴为300nm，短轴为100nm;内 环的长轴为150nm，短轴为50nm，且该椭圆环无偏心。
然后将此镂空状量子点结构浮置栅多层膜微磁性传感器单元和SOI CMOS晶体管TR按照实施例7中的方法构建为基于多层量子点的微磁性传感 器，其工作原理和具体读写操作方法同于实施例7。
权利要求
1、一种可用于存储单元的镂空状多层量子点结构浮置栅，其特征在于包括一下部缓冲层，及在所述下部缓冲层上依次生长的第一量子点生长层、第一填充介质层、中间层、第二量子点生长层、第二填充介质层和顶部填埋保护层，所述的多层量子点结构浮置栅的横截面为几何镂空形状。
2、 如权利要求1所述的可用于存储单元的多层量子点结构浮置栅，其特 征在于还包括通过所述中间层和第二层量子点生长层进行周期性复制派生得 到的至少一层量子点生长层。
3、 如权利要求1或2所述的可用于存储单元的多层量子点结构浮置栅，其特征在于所述的下部缓冲层的厚度为3 100nm;所述第一量子点生长层和第二量子点生长层中的量子点的组成材料为半导体材料、磁性材料或超导材料；所述的量子点为椭圆形或圆形，所述圆形直径 为5 100nm，所述椭圆形短轴为5 50nm，短轴与长轴的比例为1: 1 5;所述第一填充介质层和第二填充介质层的组成材料为化合物绝缘体材料， 所述第一填充介质层的厚度与所述第一量子点生长层中的量子点直径相同；所 述第二填充介质层的厚度与所述第二量子点生长层中的量子点直径相同；所述中间层的组成材料为化合物绝缘体材料，厚度为1 30nm;所述顶部填埋保护层的组成材料为化合物绝缘体材料，厚度为5 1000nm。
4、 如权利要求1至3之一所述的可用于存储单元的多层量子点结构浮置 栅，其特征在于所述的几何镂空形状为镂空状的矩形环，所述的矩形环内环 的短边为10 100000nm，外环的短边为20 200000nm，短边和长边的比值为 1: 1 5，环宽为10 100000nm。
5、 如权利要求1至3之一所述的可用于存储单元的多层量子点结构浮置栅，其特征在于所述的几何镂空形状为镂空状的椭圆环，所述的椭圆环内环的短轴为10 100000nm，外环的短轴为20 200000nm，短轴与长轴的比值为 1: 1 5，环宽为10 100000nm。
6、 如权利要求1至3之一所述的可用于存储单元的多层量子点结构浮置栅，其特征在于所述的几何镂空形状为镂空状的正六边形环，所述的正六边形环内环的边长为10 100000nm，外环的边长为20 200000nm，环宽为10 100000nm。
7、 一种抗辐射非易失性存储器，包括一存储单元，其特征在于所述存储单元为使用权利要求1至6之一所述的多层量子点结构浮置栅。
8、 如权利要求7所述的抗辐射非易失性存储器，其特征在于所述的多层量子点结构浮置栅集成在SOI CMOS衬底上，该SOI CMOS衬底包括背 栅金属引线层，依次生长于所述背栅金属引线层上的第一半导体材料层、隐埋 氧化层、第二半导体材料层；该第二半导体材料层由晶体管的漏极、栅极和源 极构成；所述的存储单元的一端和晶体管的源极通过过渡金属层互连，所述的位线 同时也是所述的晶体管的栅极，所述的位线布置在所述的晶体管的上方，与所 述过渡金属引线层相互垂直；所述过渡金属引线层位于存储单元的正上方；所 述地线平行与所述位线，并与写字线垂直。
9、 一种微磁性传感器，包括一微磁性传感器单元，其特征在于所述微 磁性传感器单元为使用权利要求1至6之一所述的多层量子点结构浮置栅，所 述量子点生长层中的量子点的材料为磁性材料，且量子点为椭圆形量子点。
10、 如权利要求9所述的微磁性传感器，其特征在于所述的多层量子点 结构浮置栅集成在SOI CMOS衬底上，该SOI CMOS衬底包括第一半导体 材料层，以及依次生长于所述第一半导体材料层上的隐埋氧化层、第二半导体 材料层；该第二半导体材料层由晶体管的漏极、栅极和源极构成；所述的微磁性传感器单元的一端和晶体管的源极通过过渡金属层互连，所 述的位线同时也是所述的晶体管的栅极，所述的位线布置在所述的晶体管的上 方，与所述过渡金属引线层相互垂直；所述过渡金属引线层位于微磁性传感器 单元的正上方；所述地线平行与所述位线，并与写字线垂直。
全文摘要
本发明涉及一种可用于存储单元的多层量子点结构浮置栅，包括一下部缓冲层，及在其上依次生长的第一量子点生长层、第一填充介质层、中间层、第二量子点生长层、第二填充介质层和顶部填埋保护层；所述的用于存储单元的多层量子点结构浮置栅的横截面为矩形环、椭圆环或正六边形环。本发明还涉及一种以上述多层量子点结构浮置栅为存储单元的基于多层量子点的抗辐射非易失性存储器和微磁性传感器。本发明提供的用于存储单元的多层量子点结构浮置栅，及基于此的抗辐射非易失性存储器和微磁性传感器克服了漏电问题、解决了量子点间耦合所造成的信息存储失效问题，且具有抗辐射能力。
文档编号H01L29/66GK101308868SQ20071009917
公开日2008年11月19日 申请日期2007年5月15日 优先权日2007年5月15日
发明者刘东屏, 莎麦菈, 静 赵, 陈坤基, 韩秀峰 申请人:中国科学院物理研究所;南京大学