专利名称：内连线工艺的制作方法
技术领域：
本发明是有关于一种半导体工艺，且特别是有关于一种内连线工艺。
背景技术：
随着半导体技术的进步，元件的尺寸也不断地缩小。当集成电路的积集 度增加，使得芯片的表面无法提供足够的面积来制作所需的内连线时，为了 配合元件缩'J、后所增加的内连线需求，两层以上的多层金属内连线的设计，
便成为超大型集成电路(VLSI)技术所必须采用的方式。
以目前形成金属内连线的工艺来说，经常会采用金属镶嵌(damascene) 的技术。金属镶嵌的技术一般是在介电层中先蚀刻出开口，再于开口内填入 金属以作为内连线。此外，在现今的半导体工艺中，由于铜金属的蚀刻不易， 因此多半使用金属镶嵌工艺取代传统的工艺来制作铜导线。
在一般的金属镶嵌工艺中，在蚀刻出开口之前，会先在介电层上形成一 层以氮化钛(TiN)为材料的金属硬掩模层，以及在金属硬掩模层上形成介电硬 掩模层。然后，在第一反应室中进行第一次蚀刻工艺，以将介电硬掩模层图 案化。接着，在第二反应室中以图案化的介电硬掩模层为掩模来进行第二次 蚀刻工艺，以将金属硬掩模层图案化。之后，再以图案化的介电硬掩模层以 及金属硬掩模层为掩模来进行蚀刻工艺，以于介电层中形成开口 。
此外，为了减少上述工艺中的蚀刻步骤，也可以在金属硬掩模层上形成 一层氮氧化硅(SiON)层，然后在同 一个反应室中以含有四氟化碳(CF4)的蚀刻 气体与含有氯气(Cl2)的蚀刻气体来分别蚀刻氮氧化硅层与金属硬掩模层，以 形成图案化的氮氧化硅掩模层以及图案化的金属硬掩模层。之后，再以图案 化的氮氧化硅掩模层以及图案化的金属硬掩模层为掩模来进行蚀刻工艺，以 于介电层中形成开口。
然而，由于在同 一反应室中同时以含有四氟化碳的蚀刻气体与含有氯气 的蚀刻气体来分别蚀刻氮氧化硅层与金属硬掩模层，因此在反应室中往往会 同时产生含氟聚合物与含氯聚合物，导致了蚀刻工艺中的微粒表现(particle
performance)降低，进而对后续的工艺造成影响。
发明内容
本发明的目的就是在提供一种内连线工艺，可以改善蚀刻工艺中的微粒表现。
本发明的另 一 目的是在提供一种内连线工艺，可以减少工艺步骤。 本发明的再一目的是在提供一种内连线工艺，可以减少反应室中的微粒 以及减少工艺步骤。
本发明提出一种内连线工艺，其是先提供一基底，此基底中具有导电区。 然后，于基底上形成介电层。接着，于介电层上形成具有沟槽开口的图案化 金属硬掩模层。而后，于图案化金属硬掩模层上共形地形成介电硬掩模层， 并填入沟槽开口中。继之，定义光致抗蚀剂图案以移除沟槽开口中部分介电 硬掩^t层与部分介电层，以于介电层中形成第一开口。然后，移除光致抗蚀 剂图案。随后，以图案化金属硬掩模层为掩模，进行第一蚀刻工艺，在图案 化金属硬掩模层的沟槽开口的范围内，在介电层中形成沟槽与由第一开口向 下延伸的第二开口，其中第二开口暴露出导电区。之后，于沟槽与第二开口 中形成导体层。
依照本发明实施例所述的内连线工艺，上述的介电硬掩模层的材料例如 是氧化硅。
依照本发明实施例所述的内连线工艺，上述的图案化金属硬掩模层的材 料例如是氮化钛、氮化钽或钛钨合金。
依照本发明实施例所述的内连线工艺，上述的导电区例如是导线或电极。
依照本发明实施例所述的内连线工艺，上述的介电层的材料例如是低介 电常数材料。
依照本发明实施例所述的内连线工艺，上述的导体层的材料例如是铜或钨。
依照本发明实施例所述的内连线工艺，上述的第一开口的形成方法例如 是先于介电硬掩模层形成图案化光致抗蚀剂层。然后，以图案化光致抗蚀剂 层为掩模，进行第二蚀刻工艺，以移除部分介电硬掩模层与部分介电层。之 后，移除图案化光致抗蚀剂层。
依照本发明实施例所述的内连线工艺，上述在形成介电层之前，还可以 于基底上形成覆盖层。
依照本发明实施例所述的内连线工艺，上述在形成介电层之后以及形成 图案化金属硬掩才莫层之前，还可以于介电层上形成研磨终止层或粘着层。
依照本发明实施例所述的内连线工艺，上述的导体层的形成方法例如是 先于基底上形成导体材料层。然后，进行平坦化工艺，以移除沟槽与第二开 口以外的导体材料层。
本发明另提出一种内连线工艺，其是先提供一基底，此基底中具有导电 区。然后，于基底上形成介电层。接着，于介电层上形成具有沟槽开口的图 案化金属硬掩模层。而后，于图案化金属硬掩模层上共形地形成介电硬掩模 层，并填入沟槽开口中。继之，定义光致抗蚀剂图案以移除沟槽开口中部分 介电硬掩模层与部分介电层，以于介电层中形成开口，其中此开口暴露出导 电区。然后，移除光致抗蚀剂图案。随后，于开口中形成保护层。接下来， 以图案化金属硬掩模层为掩模，进行第一蚀刻工艺，以于介电层中形成沟槽。 然后，移除保护层。之后，于沟槽与开口中形成导体层。
依照本发明实施例所述的内连线工艺，上述的开口的形成方法例如是先 于介电硬掩模层上形成图案化光致抗蚀剂层。然后，以图案化光致抗蚀剂层 为掩模，进行第二蚀刻工艺，以移除部分介电硬掩模层与部分介电层，直到 暴露出导电区。之后，移除图案化光致抗蚀剂层。
依照本发明实施例所述的内连线工艺，上述的保护层的形成方法例如是
先于基底上形成保护材料层。之后，进行回蚀刻(etchingback)工艺，以移除 开口以外的保护材料层。
依照本发明实施例所述的内连线工艺，上述的导体层的形成方法例如是 先于基底上形成导体材料层。之后，进行平坦化工艺，以移除沟槽与开口以 外的导体材料层。
本发明在形成开口之前，先将形成于介电层上金属硬掩模层图案化，然 后再于图案化金属硬掩模层上共形地形成介电硬掩模层，之后直接进行光刻 工艺与蚀刻工艺来形成开口，藉由省略将介电硬掩模层图案化的步骤以及因 为介电硬掩模层可以取代氮氧化硅的使用，避免针对氮氧化硅/金属硬掩模层 所使用含氟化物的蚀刻气体对金属产生反应，减少蚀刻反应室中同时产生的 多种微粒，因此改善了蚀刻工艺的微粒表现。
为让本发明的上述和其他目的、特征和优点能更明显易懂，下文特举较 佳实施例，并配合所附图式，作详细说明如下。
图1A至图IE为依照本发明一实施例所绘示的双重金属镶嵌工艺的剖 面示意图。
图2A至图2D为依照本发明另一实施例所绘示的双重金属镶嵌工艺的
剖面示意图。
图3A至图3D为依照本发明另一实施例所绘示的单一金属镶嵌工艺的 剖面示意图。
主要元件符号说明100、300:基底
102、302:导电区
104、304:覆盖层
106、306:介电层
108、308:研磨终止层/粘着层
110、310:金属硬掩模层
110a、310a:图案化金属硬掩模层
112、312:介电硬掩模层
114:图案化光致抗蚀剂层
116、120、 124、 313:开口
118、128:沟槽
122、314:导体层
126:保护层
具体实施例方式
以下将先以双重金属镶嵌(dual damascene)工艺为例来说明本发明的内
连线工艺。
图1A至图1E为依照本发明一实施例所绘示的双重金属镶嵌工艺的剖 面示意图。首先，请参照图1A，提供其中具有导电区102的基底100。基底 IOO例如是硅基底。导电区102可以是电极或导线。然后，选择性地于基底
100上形成覆盖层104。接着，于基底100上形成介电层106。介电层106 的材料例如是低介电常数材料，形成方法例如为化学气相沉积法(chemical vapor deposition, CVD)。接下来，选择性地于介电层106上形成研磨终止层 或粘着层108，形成研磨终止层或粘着层108的材料可为TEOS。之后，于 研磨终止层108上形成金属硬掩模层110。金属硬掩模层110的材料例如是 氮化钛、氮化钽或钛鴒合金，形成方法例如为化学气相沉积法。此外，覆盖 层104与研磨终止层108的材料以及形成方法为本领域中具有通常知识者所 熟知，于此不再赘述。
然后，请参照图1B，于金属硬掩模层110上形成图案化光致抗蚀剂层(未 绘示)，并以图案化光致抗蚀剂层为掩模进行蚀刻工艺，以形成具有沟槽开 口的图案化金属硬掩模层110a。图案化金属硬掩模层110a暴露出后续形成 沟槽的区域。而后，于图案化金属硬掩模层110a上共形地形成介电硬掩模 层112，并填入沟槽开口中。介电硬掩模层112的材料例如是氧化硅或二氧 化硅，形成方法例如是化学气相沉积法。在本实施例中，介电硬掩模层112 的材料例如是以四乙氧基硅烷(tetraethyl orthosilicate, TEOS)为气体源所形成 的氧化硅或二氧化硅。当然，在其他实施例中，介电硬掩模层112的材料也 可以是碳化硅(SiC)、氮碳化硅(SiCN)或其他合适的介电材料。介电硬掩模层 112是用来防止图案化金属硬掩模层110a在后续的蚀刻工艺中，其中的金属 材料与蚀刻气体反应产生不易挥发的副产物，如氟化钬(TiF3)等。
接着，请参照图1C，于介电硬掩模层112上形成图案化光致抗蚀剂层 114。图案化光致抗蚀剂层114暴露出后续形成开口的区域。而后，以图案 化光致抗蚀剂层114为掩模，进行蚀刻工艺，移除部分介电硬掩模层112、 研磨终止层108以及介电层106，以形成开口 116。
而后，请参照图1D，移除图案化光致抗蚀剂层114。随后，以图案化金 属硬掩模层110a为掩模，进行蚀刻工艺，在图案化金属硬掩模层110a的沟 槽开口的范围内，在介电层106中形成沟槽118与由开口 116向下延伸的开 口 120，其中开口 120暴露出导电区102上方的部分覆盖层104。由于介电 硬掩模层112与介电层106皆为介电材料，因此在上述的介电层蚀刻工艺中， 图案化金属硬掩模层110a上的介电硬掩模层112也会同时被移除。继之， 移除开口 120所暴露出的覆盖层104,以暴露出部分导电区102。
特别一提的是，本发明在形成介电硬掩模层112之前，先将形成的金属
硬掩模层110图案化，然后在介电硬掩模层112之后直接进行光刻工艺与蚀 刻工艺来形成沟槽118与开口 120,因此省略了将介电硬掩^^莫层112图案化
的步骤。
此外，在上述的步骤中，因为氮氧化硅被氧化硅取代，不需要利用针对 氮氧化硅的含氟和含氯的二种蚀刻气体来将介电硬掩模层以及金属硬掩模 层图案化，因此可以避免反应室中同时产生多种的微粒，改善了蚀刻工艺的
微粒表现。
之后，请参照图1E,于基底100上形成导体材料层(未绘示)，并填满沟 槽118与开口 120。导体材料层的材料例如是铜或鴒。然后，例如使用化学 机械研磨(chemical mechanical polish, CMP)法来进行平坦化工艺，将沟槽118 与开口 120以外的导体材料层移除至研磨终止层108,以于沟槽118与开口 120中形成导体层122，使得导体层122可与导电区102电性连接而完成双 重金属镶嵌的制作。
图2A至图2D为依照本发明另一实施例所绘示的双重金属镶嵌工艺的 剖面示意图。首先，请参照图2A，其为接在图1B之后所进行的步骤。在图 2A中，于介电硬掩^f莫层112上形成图案化光致抗蚀剂层114。图案化光致抗 蚀剂层114暴露出后续形成开口的区域。而后，以图案化光致抗蚀剂层114 为掩模，进行蚀刻工艺，移除部分介电硬掩模层112、研磨终止层108以及 介电层106直到暴露出导电区102上的部分覆盖层104，以形成开口 124。
然后，请参照图2B，移除图案化光致抗蚀剂层114。继之，于基底IOO 上形成保护材料层(未绘示)，并填满开口 124。接着，进行回蚀刻工艺，以 形成保护层126,其中保护层126的蚀刻速率必须小于或等于介电层106的 蚀刻速率。
接着，请参照图2C,以图案化金属硬掩模层110a为掩模，进行蚀刻工 艺，以于介电层106中形成沟槽128。特别一提的是，由于保护层126的蚀 刻速率小于或等于介电层106的蚀刻速率，因此在移除部分介电层106以形 成沟槽128时，保护层126仍保留在开口 124中，避免位于开口 124底部的 覆盖层104受到蚀刻。
而后，请参照图2D,移除保护层126。之后，于沟槽128与开口 124 中形成导体层122,以完成双重金属镶嵌的制作。
值得一提的是，本发明的内连线工艺除了可以应用在上述的双重金属镶
嵌工艺的外，当然也可以应用在单一金属镶嵌(single damascene)工艺。
图3A至图3D为依照本发明另一实施例所绘示的单一金属镶嵌工艺的 剖面示意图。首先，请参照图3A,提供其中具有导电区302的基底300。基 底300例如是硅基底。导电区302可以是电极或导线。然后，选择性地于基 底300上形成覆盖层304。接着，于基底300上形成介电层306。介电层306 的材料例如是低介电常数材料，形成方法例如为化学气相沉积法。接下来， 选择性地于介电层306上形成研磨终止层308。之后，于研磨终止层308上 形成金属硬掩模层310。金属硬掩模层310的材料例如是氮化钛、氮化钽或 钛鴒合金，形成方法例如为化学气相沉积法。同样地，覆盖层304与研磨终 止层308的材料以及形成方法为本领域中具有通常知识者所熟知，于此不再 赘述。
然后，请参照图3B，将金属硬掩模层310图案化，以形成具有沟槽开 口的图案化金属硬掩模层31 Oa。图案化金属硬掩模层31 Oa暴露出后续形成 开口的区域。而后，于图案化金属硬掩模层310a上共形地形成介电硬掩模 层312，并填入沟槽开口中。介电硬掩模层312的材料例如是氧化硅或二氧 化硅，形成方法例如是化学气相沉积法。在本实施例中，介电硬掩模层312 的材料例如是以四乙氧基硅烷为气体源所形成的氧化硅或二氧化硅。当然， 在其他实施例中，介电硬掩模层312的材料也可以是碳化硅、氮碳化硅或其 他合适的介电材料。
接着，请参照图3C，以图案化金属硬掩模层310a为掩模，进行蚀刻工 艺，以于介电层306中形成开口 313，其中开口 313暴露出导电区302上方 的部分覆盖层304。继之，移除开口 313所暴露出的覆盖层304，以暴露出 部分导电区302。
之后，请参照图3D，于开口 313中形成导体层314,使得导体层314 可与导电区302电性连接而完成单一金属镶嵌的制作。
虽然本发明已以实施例揭露如上，然其并非用以限定本发明，任何所属 技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作些许 的更动与润饰，因此本发明的保护范围当视权利要求所界定者为准。
权利要求
1.一种内连线工艺，包括提供基底，该基底中具有导电区；于该基底上形成介电层；于该介电层上形成具有沟槽开口的图案化金属硬掩模层；于该图案化金属硬掩模层上共形地形成介电硬掩模层，并填入该沟槽开口中；定义光致抗蚀剂图案以移除该沟槽开口中部分的该介电硬掩模层与部分该介电层，以于该介电层中形成第一开口；移除该光致抗蚀剂图案；以该图案化金属硬掩模层为掩模，进行第一蚀刻工艺，在该图案化金属硬掩模层的该沟槽开口的范围内，在该介电层中形成沟槽与由该第一开口向下延伸的第二开口，其中该第二开口暴露出该导电区；以及于该沟槽与该第二开口中形成导体层。
2. 如权利要求1所述的内连线工艺，其中该介电硬掩模层的材料包括氧 化硅。
3. 如权利要求1所述的内连线工艺，其中该图案化金属硬掩模层的材料 包括氮化钬、氮化钽或钬鴒合金。
4. 如权利要求1所述的内连线工艺，其中该导电区包括导线或电极。
5. 如权利要求1所述的内连线工艺，其中该介电层的材料包括低介电常 数材料。
6. 如权利要求1所述的内连线工艺，其中该导体层的材料包括铜或钨。
7. 如权利要求1所述的内连线工艺，其中该第一开口的形成方法包括 于该介电硬掩模层形成图案化光致抗蚀剂层；以该图案化光致抗蚀剂层为掩模，进行第二蚀刻工艺，以移除部分该介 电硬掩4莫层与部分该介电层；以及 移除该图案化光致抗蚀剂层。
8. 如权利要求1所述的内连线工艺，其中在形成该介电层之前，还包括 于该基底上形成覆盖层。
9. 如权利要求1所述的内连线工艺，其中该在形成该介电层之后以及形成该图案化金属硬掩模层之前，还包括于该介电层上形成研磨终止层或粘着层。
10. 如权利要求1所述的内连线工艺，其中该导体层的形成方法包括 于该基底上形成导体材料层；以及进行平坦化工艺，以移除该沟槽与该第二开口以外的该导体材料层。
11. 一种内连线工艺，包括 提供基底，该基底中具有导电区； 于该基底上形成介电层；于该介电层上形成具有沟槽开口的图案化金属硬掩模层； 于该图案化金属硬掩模层上共形地形成介电硬掩模层，并填入该沟槽开 口中；定义光致抗蚀剂图案以移除该沟槽开口中部分的该介电硬掩模层与部 分该介电层，以于该介电层中形成开口，其中该开口暴露出该导电区； 于该开口中形成保护层； 移除该光致抗蚀剂图案；以该图案化金属硬掩模层为掩模，进行第一蚀刻工艺，以于该介电层中 形成沟槽；移除该保护层；以及 于该沟槽与该开口中形成导体层。
12. 如权利要求11所述的内连线工艺，其中该介电硬掩模层的材料包括氧化硅。
13. 如权利要求11所述的内连线工艺，其中该图案化金属硬掩模层的材 料包括氨化钛、氮化钽或钬鴒合金。
14. 如权利要求11所述的内连线工艺，其中该导电区包括导线或电极。
15. 如权利要求11所述的内连线工艺，其中该介电层的材料包括低介电常数材料。
16. 如权利要求11所述的内连线工艺，其中该导体层的材料包括铜或鴒。
17. 如权利要求11所述的内连线工艺，其中该开口的形成方法包括 于该介电硬掩模层上形成图案化光致抗蚀剂层；以该图案化光致抗蚀剂层为掩模，进行第二蚀刻工艺，以移除部分该介 电硬掩模层与部分该介电层，直到暴露出该导电区；以及移除该图案化光致抗蚀剂层。
18. 如权利要求11所述的内连线工艺，其中在形成该介电层之前，还包 括于该基底上形成覆盖层。
19. 如权利要求11所述的内连线工艺，其中该在形成该介电层之后以及 形成该图案化金属硬掩模层之前，还包括于该介电层上形成研磨终止层或粘着层。
20. 如权利要求11所述的内连线工艺，其中该保护层的形成方法包括 于该基底上形成保护材料层；以及进行回蚀刻工艺，以移除该开口以外的该保护材料层。
21. 如权利要求11所述的内连线工艺，其中该导体层的形成方法包括 于该基底上形成导体材料层；以及进行平坦化工艺，以移除该沟槽与该开口以外的该导体材料层。
全文摘要
一种内连线工艺，首先提供具有导电区的基底。于基底上形成介电层。接着，于介电层上形成具有沟槽开口的图案化金属硬掩模层。于图案化金属硬掩模层上共形地形成介电硬掩模层，并填入沟槽开口中。定义光致抗蚀剂图案以移除沟槽开口中部分介电硬掩模层与部分介电层，以于介电层中形成第一开口。移除光致抗蚀剂图案。以图案化金属硬掩模层为掩模，进行第一蚀刻工艺，在图案化金属硬掩模层的沟槽开口的范围内，在介电层中形成沟槽与由第一开口向下延伸的第二开口。第二开口暴露出导电区。于沟槽与第二开口中形成导体层。
文档编号H01L21/70GK101359619SQ20071013836
公开日2009年2月4日 申请日期2007年8月1日 优先权日2007年8月1日
发明者白世杰, 宏 马 申请人:联华电子股份有限公司