专利名称：半导体结构与芯片的制作方法
技术领域：
本发明涉及半导体元件，且特别涉及鳍式场效应晶体管(FinField-effect transistor, FinFET),并尤其涉及具有不同鳍状物高度的鳍式场效应晶体管的 结构与形成方法。
背景技术：
晶体管为现代集成电路的关键元件。为满足日益增加的速度，晶体管的 驱动电流(drive current)也需不断增加。因晶体管的驱动电流与其栅极宽度 成正比，所以具有较大宽度的晶体管为优选。然而，增加栅极宽度与减少半导体元件尺寸的需求相互冲突，因此产生 了鳍式场效应晶体管。图l显示现有技术鳍式场效应晶体管的立体图。鳍状 物4为垂直的硅鳍状物，延伸于衬底2之上，且用来形成源/漏极区6与介于 源/漏极之间的沟道区(图中未示)。垂直栅极8与鳍状物4的沟道区相交。 尽管图1中未示，栅极介电层将沟道区从垂直栅极8隔开来。图1也显示氧 化层18以及绝缘侧壁间隙物12与14，它们分别形成在源/漏极区6与垂直 栅极8的侧壁上。鳍状物4的末端具有源/漏极的掺杂注入物，因此具有导电 性。此外，也将鳍状物4的沟道区进行掺杂。图1所示的鳍式场效应晶体管中，沟道宽度接近W+2H，其中W为鳍 状物4的宽度，而H为鳍状物4的高度。如此一来，可增加鳍式场效应晶体 管的驱动电流而不会增加芯片区域。然而，在传统形成鳍式场效应晶体管的 方法中，芯片上的所有鳍式场效应晶体管都具有相同的鳍状物高度，因而无 法对鳍式场效应晶体管的性能作特定调整。因此业界亟需解决此问题。发明内容本发明提供一种半导体结构，包括半导体衬底；第一半导体条，从该半导体衬底的上表面延伸进入该半导体衬底，其中该第一半导体条具有第一高度；第一绝缘区，位于该半导体衬底中且围绕着该第一半导体条的底部， 其中该第一绝缘区具有低于该第一半导体条的上表面的第一上表面；第二半 导体条，从该半导体衬底的上表面延伸进入该半导体衬底，其中该第二半导 体条具有第二高度，第二高度高于该第一半导体条的第一高度；以及第二绝 缘区，位于该半导体衬底中且围绕着该第二半导体条的底部，其中该第二绝 缘区具有低于该第一绝缘区的第一上表面的第二上表面，且该第一与第二绝 缘区的厚度实质上相同。上述半导体结构中，该第一与第二绝缘区可各自包括介电材料，该介电 材料包括氮化硅、碳化硅、氮碳化硅、氮氧化硅、碳氧化硅或上述的组合。上述半导体结构中，该第一与第二绝缘区的内缘可分别实质上垂直地与 该第一与第二半导体条的边缘对齐。上述半导体结构还可包括第一栅极介电层，位于该第一半导体条的上 表面上且延伸于该第一半导体条的侧壁上；第一栅极电极，位于该第一栅极 介电层上；第二栅极介电层，位于该第二半导体条的上表面上且延伸于该第 二半导体条的侧壁上；以及第二栅极电极，位于该第二栅极介电层上。本发明提供另一种半导体结构，包括半导体衬底；第一沟槽，位于该 半导体衬底中，其中该第一沟槽包围第一半导体鳍状物；第一氧化区，位于 该第一沟槽下；第二沟槽，位于该半导体衬底中，其中该第二沟槽包围第二 半导体鳍状物，且该第二沟槽的底部表面低于该第一沟槽的底部表面；以及 第二氧化区，位于该第二沟槽下。上述半导体结构中，该第一与第二氧化区的厚度可实质上相同。上述半导体结构还可包括掩埋氧化层，其位于该半导体衬底下，其中该 第一及第二氧化区中的至少一个与该掩埋氧化层直接接触。上述半导体结构还可包括第一栅极介电层，位于该半导体鳍状物的上 表面上且延伸于该半导体鳍状物的侧壁上；第一栅极电极，位于该第一栅极 介电层上；第二栅极介电层，位于该第二半导体鳍状物的上表面上且延伸于 该第二半导体鳍状物的侧壁上；以及第二栅极电极，位于该第二栅极介电层 上。本发明还提供一种半导体芯片，包括半导体衬底，其具有上表面；-第 一与第二半导体条，位于该半导体衬底中；该第一与第二半导体条的上表面与该半导体衬底的上表面齐平；第一绝缘区，包围该第一半导体条的底部， 其中该第一绝缘区以第一距离自该半导底衬底的上表面凹陷；以及第二绝缘 区，包围该第二半导体条的底部，其中该第二绝缘区以大于该第一距离的第 二距离自该半导底衬底的上表面凹陷。上述半导体芯片中，该半导体衬底可为块状衬底。上述半导体芯片还可包括掩埋氧化层，位于该半导体衬底下。上述半导体芯片中，该第二绝缘区的上表面可在该掩埋氧化层的上表面之上。上述半导体芯片中，该第一与第二绝缘区均可与该掩埋氧化层接触，且 该第一绝缘区比该第二绝缘区高。上述半导体芯片中，该第一与第二绝缘区的厚度可相同。本发明另提供一种形成半导体结构的方法，包括提供半导体衬底，且在该半导体衬底中形成第一沟槽，其中该第一沟槽包围第一半导体鳍状物； 在该第一沟槽下且实质上与该第一沟槽对齐地形成第一氧化区；在该半导体 衬底中形成第二沟槽，其中该第二沟槽包围第二半导体鳍状物，且该第二沟 槽的底部低于该第一沟槽的底部。上述方法还包括在该第二沟槽下且实质上 与该第二沟槽对齐地形成第二氧化区。本发明还提供另一种形成半导体结构的方法，包括提供半导体衬底且在该半导体衬底上形成掩模。上述方法还包括形成且图案化第一光致抗蚀剂， 且蚀刻该掩模层与衬底以形成第一沟槽，其中该第一沟槽包围第一半导体鳍状物；之后除去该第一光致抗蚀剂；形成且图案化第二光致抗蚀剂，蚀刻该 掩模层与衬底以形成第二沟槽，其中该第二沟槽包围第二半导体鳍状物，且 该第二沟槽的底部低于该第一沟槽的底部；之后除去该第二光致抗蚀剂。上 述方法还包括在该第一与第二沟槽所在的衬底区域中注入氧离子；执行退火 以将半导体衬底的氧注入区转变成第一与第二氧化区；之后除去掩模层。本发明的优点包括可定制半导体鳍状物的鳍状物高度，以使鳍式场效应 晶体管具有特定的性能。为了让本发明上述的和其他的目的、特征、和优点能更明显易懂，下文 特举优选实施例并配合附图进行详细说明。 —
图1显示现有技术鳍式场效应晶体管的立体图。图2显示制造本发明的一实施例的中间工艺剖面图，其为将光致抗蚀剂 图案化以形成开口的步骤。图3显示制造本发明的一实施例的中间工艺剖面图，其为蚀刻掩模层与 垫层，以露出位于下方的半导体衬底并除去光致抗蚀剂的步骤。图4显示显示制造本发明的一实施例的中间工艺剖面图，其为形成其他 鳍状物的步骤。图5显示显示制造本发明的一实施例的中间工艺剖面图，其为在半导体 衬底中形成沟槽的步骤。图6显示显示制造本发明的一实施例的中间工艺剖面图，其为执行注入 氧加以分离工艺以形成绝缘区的步骤。图7A显示显示制造本发明的一实施例的中间工艺剖面图，其为将掩模 层与垫层除去并执行退火的步骤。图7B显示图7A的俯视图。图8显示本发明的一替代实施例，其中两个具有不同高度的鳍状物形成 于掩埋氧化层之上。图9显示两个鳍式场效应晶体管具有不同鳍状物高度的透视图。图IO显示本发明的一实施例，其中两个鳍状物用来形成同一个鳍式场效 应晶体管。其中，附图标记说明如下2 衬底4 鳍状物6 源/漏极区8 垂直栅极12、 14 绝缘侧壁间隙物18 氧化层W 鳍状物4的宽度H 鳍状物4的高度20 半导体衬底22 垫层24 掩模层26、 34 光致抗蚀剂28、 36 开口30、 38 光致抗蚀剂条Wl 光致抗蚀剂条30的宽度32、 40 沟槽48、 50 鳍状物Dl 沟槽32的深度D2 沟槽40的深度43、 45 半导体衬底20直接位于沟槽32与40下方的部分44、 46 氧化硅区 D3 氧化硅区44与46的深度 80 衬底 82 掩埋氧化层 84 半导体衬底52、 54 鳍式场效应晶体管 56、 58、卯 栅极电极 62、 64 源/漏极区 66、 68 栅极介电层具体实施方式
本发明提供一种新方法，用以在相同的半导体芯片上形成具有不同高度 的半导体鳍状物。本发明制造一优选实施例的中间步骤己示于图中。在本发 明的许多附图中，相似的标号用来表示相似的元件。图2显示半导体衬底20。在优选实施例中，衬底20包括硅。衬底20也 可包括其他一般常用材料，例如碳、锗、镓、砷、氮、铝、铟和/或磷与上述 的类似物以及上述的组合。半导体衬底20可为单晶或化合物材料的形式。垫层22与掩模层24可视需要形成于半导底衬底20之上。垫层22'优选 为经由热工艺而形成的薄膜，且因此其包括氧化硅。垫层22用来缓冲半导体衬底20与掩模层24，以减少应力产生。在蚀刻接着形成的掩模层24的步骤 中，垫层22也可当作蚀刻终止层。在优选实施例中，掩模层24是通过低压 化学气相沉积(low-pressure chemical vapor deposition, LPCVD)形成的氮化 硅。在其他实施例中，掩模层24可通过硅的热氮化法(thermalnitridation)、 等离子体增强化学气禾目沉禾只(plasma enhanced chemical vapor deposition, PECVD)或使用氮气-氢气的等离子体阳极氮化法(plasma anodic nitridation) 来形成。在掩模层24之上形成光致抗蚀剂26，且之后将光致抗蚀剂26图案化， 在其中形成开口28。图案化光致抗蚀剂26包括光致抗蚀剂条30。若从俯视 方向来看图2，光致抗蚀剂条30会呈长方条，且通过开口 28来与光致抗蚀 剂26的其他部分隔开来。光致抗蚀剂条30的宽度Wl优选为等于鳍式场效 应晶体管的鳍状物的所需宽度。在一实施例中，宽度W1为约15-60mm。在图3中，通过开口28来蚀刻掩模层24与垫层22，以露出位于下方的 半导体衬底20。之后蚀刻露出的半导体衬底20，在其中形成沟槽32。在一 实施例中，沟槽32的深度D1实质上接近于鳍式场效应晶体管的鳍状物的所 需高度。沟槽32围绕鳍状物48。之后除去光致抗蚀剂26。图4显示光致抗蚀剂34的形成与图案化，光致抗蚀剂34定义图案以形 成其他鳍状物。开口 36形成于光致抗蚀剂34中，且开口 36定义出光致抗蚀 剂条38并围绕着光致抗蚀剂条38。如图5中所示，通过开口 36连续蚀刻露 出的掩模层24、垫层22与半导体衬底20,以在半导体衬底20中形成沟槽 40。沟槽40的深度D2与沟槽32的深度Dl最好不同。在一实施例中，沟槽 深度D2大于约130X的沟槽深度D1，甚至大于约150X的沟槽深度D1。沟 槽40定义出鳍状物50。如图6与图7A所示。之后执行氧注入隔离(separation by implantation of oxygen, SIMOX)工艺以形成绝缘区。图6中，注入的氧离子进入区域43与 45中，区域43与45分别为半导体衬底20直接位于沟槽32与40下方的部 分。在一实施例中，使用约25-75 keV的能量来进行氧注入。因为半导体衬 底20的上表面有掩模层24的保护，所以没有被氧离子注入。由于位于沟槽 32与40中的半导体衬底凹陷表面露出，因此注入的氧离子进入衬底区域43 与45中。将氧离子以垂直方式注入是优选的，以使产生的注入区43与4510具有实质上垂直的边缘。或者，可注入其他介电质形成离子(dielectric forming ion)，例如氮离子、碳离子，以形成氮化硅、碳化硅、氮碳化硅，而若与氧 离子结合的话，甚至可形成氮氧化硅与碳氧化硅。在图7A中，将掩模层24与垫层22除去。执行退火以使衬底20中的氧 离子与硅反应，且因此将注入区43与45分别转变成氧化硅区44与46。虽 然退火可能会因扩散而导致氧化硅区44与46稍微延伸超出各别的区域43 与45，但氧化硅区44与46的边缘仍然实质上与鳍状物48与50的边缘对齐。 在一实施例中，退火是在无氧环境下执行的，其优选温度为约1100-1200°C。 需注意的是，氧化硅区44与46具有相同的深度D3，其为约2000-2500 A。 在所产生的结构中，鳍状物48与50分别高出位于氧化硅区44与46。图7B为图7A的俯视图，其显示绝缘区44与46分别包围鳍状物48与 50。可在鳍状物48与50上形成鳍式场效应晶体管。先前所讨论的实施例为形成在块状半导体衬底上。可以了解的是，本发 明也可在绝缘层上硅(silicon-on-insulator，SOI)结构之上形成，如图8所示。 绝缘层上硅结构包括衬底80、衬底80之上的掩埋氧化层82以及掩埋氧化层 82之上的半导体衬底84，其中半导体衬底84的形成材料与半导体衬底20(图 7A与图7B)优选为相同。在一实施例中，绝缘区46优选接触掩埋氧化层 82。虽然在此实施例中，因掩埋氧化层82已经是氧化物，所以在掩埋氧化层 82中不会注入硅的氧化物，但在其他实施例中，至少绝缘区44与46其中之 一延伸进入掩埋氧化层82，优选为两者均延伸进入掩埋氧化层82。绝缘区 46的上表面最低可与掩埋氧化层82的上表面齐平，以免减低鳍状物50的所 需高度D2。图9为图7A与图7B所示形成于结构上的鳍式场效应晶体管52与54 的透视图。鳍式场效应晶体管52包括栅极电极56、源/漏极区62以及介于 栅极电极56与鳍状物48之间的栅极介电层66。鳍式场效应晶体管54包括 栅极电极58、源/漏极区64以及介于栅极电极58与鳍状物50之间的栅极介 电层68。可以了解的是，通过使用本发明实施例所公开的技术，半导体芯jt可具 有额外的高度以及与D1、 D2不同的深度。鳍状物间可以完全彼此分"隔，以 使每个鳍状物用来形成一个鳍式场效应晶体管。或者，可使数个鳍状物彼此接近，而用来形成同一个鳍式场效应晶体管。如图10所示，栅极电极90延 伸于两个鳍状物48之上。两个鳍状物48的源极区彼此相互连接，且两个鳍 状物48的漏极区彼此相互连接。因此进一步增加了栅极的宽度。虽然本发明已以优选实施例公开如上，然而所公开内容并非用以限定本 发明，任何本领域技术人员，在不脱离本发明的精神和范围内，应可作一定 的改动与修改，因此本发明的保护范围应以所附权利要求范围为准。
权利要求
1. 一种半导体结构，包括半导体衬底；第一半导体条，从该半导体衬底的上表面延伸进入该半导体衬底，其中该第一半导体条具有第一高度；第一绝缘区，位于该半导体衬底中且围绕着该第一半导体条的底部，其中该第一绝缘区具有低于该第一半导体条的上表面的第一上表面；第二半导体条，从该半导体衬底的上表面延伸进入该半导体衬底，其中该第二半导体条具有高于该第一半导体条的第一高度的第二高度；以及第二绝缘区，位于该半导体衬底中且围绕着该第二半导体条的底部，其中该第二绝缘区具有低于该第一绝缘区的第一上表面的第二上表面，且该第一与第二绝缘区的厚度实质上相同。
2. 如权利要求1所述的半导体结构，其中该第一与第二绝缘区各自包括 介电材料，该介电材料包括氮化硅、碳化硅、氮碳化硅、氮氧化硅、碳氧化 硅或上述的组合。
3. 如权利要求1所述的半导体结构，其中该第一与第二绝缘区的内缘分 别实质上垂直地与该第一与第二半导体条的边缘对齐。
4. 如权利要求1所述的半导体结构，还包括第一栅极介电层，位于该第一半导体条的上表面上且延伸于该第一半导 体条的侧壁上；第一栅极电极，位于该第一栅极介电层上；第二栅极介电层，位于该第二半导体条的上表面上且延伸于该第二半导 体条的侧壁上；以及第二栅极电极，位于该第二栅极介电层上。
5. 如权利要求4所述的半导体结构，其中该第一栅极电极与该第二栅极 电极为电性连接。
6. —种半导体结构，包括-半导体衬底；第一沟槽，位于该半导体衬底中，其中该第一沟槽包围第一半导体鳍状物；第一氧化区，位于该第一沟槽下；第二沟槽，位于该半导体衬底中，其中该第二沟槽包围第二半导体鳍状 物，且该第二沟槽的底部表面低于该第一沟槽的底部表面；以及 第二氧化区，位于该第二沟槽下。
7. 如权利要求6所述的半导体结构，其中该第一与第二氧化区的厚度实 质上相同。
8. 如权利要求6所述的半导体结构还包括掩埋氧化层，位于该半导体 衬底下，其中该第一及第二氧化区中的至少一个与该掩埋氧化层直接接触。
9. 如权利要求6所述的半导体结构，还包括第一栅极介电层，位于该半导体鳍状物的上表面上且延伸于该半导体鳍 状物的侧壁上；第一栅极电极，位于该第一栅极介电层上；第二栅极介电层，位于该第二半导体鳍状物的上表面上且延伸于该第二 半导体鳍状物的侧壁上；以及第二栅极电极，位于该第二栅极介电层上。
10. —种半导体芯片，包括半导体衬底，其具有上表面； 第一半导体条，位于该半导体衬底中；第二半导体条，位于该半导体衬底中，其中该第一与第二半导体条的上 表面与该半导体衬底的上表面齐平；第一绝缘区，包围该第一半导体条的底部，其中该第一绝缘区以第一距 离自该半导底衬底的上表面凹陷；以及第二绝缘区，包围该第二半导体条的底部，其中该第二绝缘区以大于该 第一距离的第二距离自该半导底衬底的上表面凹陷。
11. 如权利要求10所述的半导体芯片，其中该半导体衬底为块状衬底。
12. 如权利要求10所述的半导体芯片，还包括掩埋氧化层，位于该半 导体衬底下。
13. 如权利要求12所述的半导体芯片，其中该第二绝缘区的上表面在该 掩埋氧化层的上表面之上。
14. 如权利要求12所述的半导体芯片，其中该第一与第二绝缘区均与该掩埋氧化层接触，且该第一绝缘区比该第二绝缘区高。
15. 如权利要求IO所述的半导体芯片，其中该第一与第二绝缘区的厚度 相同。
全文摘要
本发明提供一种半导体结构与芯片，该半导体结构包括第一与第二半导体条，从半导体衬底的上表面延伸进入半导体衬底；第一与第二绝缘区，位于半导体衬底中且围绕着第一与第二半导体条的底部，第一绝缘区的上表面低于第一半导体条的上表面、第二半导体条的高度高于第一半导体条、第二绝缘区的上表面低于第一绝缘区的上表面，且第一与第二绝缘区的厚度实质上相同。该芯片包括第一与第二半导体条，位于半导体衬底中，它们的上表面与半导体衬底的上表面齐平；第一与第二绝缘区，包围第一与第二半导体条的底部，第二绝缘区自衬底上表面凹陷的深度比第一绝缘区凹陷的深度深。本发明可定制半导体鳍状物的鳍状物高度。
文档编号H01L27/088GK101261991SQ20071013830
公开日2008年9月10日 申请日期2007年7月27日 优先权日2007年3月6日
发明者余振华, 傅竹韵, 叶震南, 许育荣 申请人:台湾积体电路制造股份有限公司