专利名称：半导体装置的制作方法
技术领域：
本发明涉及一种半导体装置及其形成方法，且特别涉及一种在源/漏极延伸区具有降低的寄生电阻(parasiticresistance)的半导体装置及其形成方法。
技术背景在过去的数十年，金属氧化物半导体场效应晶体管.(MOSFET)的尺寸 縮小，因而可增进集成电路的速度、性能、密度及每单位功能的成本，其中 MOSFET尺寸的縮小包括栅极长度与栅极氧化层厚度的减少。如图1所示， 在一部分的衬底101上形成晶体管100，此部分的衬底借助隔离区103与其 他有源区分隔。栅极叠层104包括栅极介电层105以及栅电极层107。利用 栅极叠层104作为掩模形成源/漏极延伸区115，由此，源/漏极延伸区115对 准栅极叠层104。在栅极叠层104的侧壁形成间隙壁，如图1所示的第一间 隙壁109与第二间隙壁111。利用第一间隙壁109、第二间隙壁111及栅极叠 层104作为掩模形成源/漏极区113。借助控制施加至栅电极层107的电压可 控制通过源/漏极区113的电流。为了增加开关速度与降低接触电阻，通常将源/漏极区113硅化 (silicided)。 一般而言，借助在源/漏极区113及栅电极层107上方形成金 属层且接着进行退火工艺，可将源/漏极区113及栅电极层107硅化。退火工 艺可使金属层与硅衬底反应，由此可在源/漏极区113及栅电极层107上方形 成硅化层117。然而，硅化层117引起了一些问题。其中一个问题即是在源/漏极延伸区115产生寄生电阻。寄生电阻降低了 传导电流及晶体管的整体效率。因此，目前亟需一种新颖的晶体管结构以及一种具有低接触电阻与降低 的寄生电阻的晶体管的形成方法。发明内容本发明的目的之一在于提供一种半导体装置及其形成方法，其可降低源/ 漏极延伸区的寄生电阻。本发明提供一种半导体装置，包括衬底，其具有多个隔离区形成在其 中；栅极介电层及栅电极层，在该衬底上方；多个间隙壁，沿着该栅极介电 层及该栅电极层的侧壁形成；多个源/漏极延伸区，在该衬底中，且在该栅极 介电层的相对侧；多个源/漏极区，在该衬底中，且在该栅极介电层与所述多 个源/漏极延伸区的相对侧；多个第一硅化区，在所述多个源/漏极延伸区中， 且在该栅极介电层的相对侧；以及多个第二硅化区，在该衬底的表面上方， 且在该栅极介电层与所述多个间隙壁的相对侧。上述半导体装置中，所述多个源/漏极区可具有n型导电性。 上述半导体装置中，所述多个第一硅化区可包括Ni2YbSi或NiYbSi。 上述半导体装置中，该源/漏极区可具有p型导电性。 上述半导体装置中，所述多个第一硅化区可包括M2PtSi或NiPtSi。 本发明又提供一种半导体装置，包括衬底，具有在其内部形成的多个 隔离区，该衬底包括第一区及第二区；第一金属氧化物半导体装置，在该第 一区中，该第一金属氧化物半导体装置包括第一栅极叠层，其包括第一栅 极介电层及第一栅电极层；多个第一间隙壁，在该第一栅极叠层的侧壁；多 个第一源/漏极延伸区，在该衬底中，且在该第一栅极叠层的相对侧；多个第 一源/漏极区，在该衬底中，且在该第一栅极叠层与所述多个第一源/漏极延 伸区的相对侧；多个第一硅化区，在所述多个第一源/漏极延伸区中；以及多 个第二硅化区，在所述多个第一源/漏极区中，且在该第一栅极叠层与所述多 个第一间隙壁的相对侧。以及第二金属氧化物半导体装置，在该第二区中， 该第二金属氧化物半导体装置包括第二栅极叠层，其包括第二栅极介电层 及第二栅电极层；多个第二间隙壁，在该第二栅极叠层的侧壁；多个第二源/ 漏极延伸区，在该衬底中，且在该第二栅极叠层的相对侧；多个第二源/漏极 区，在该衬底中，且在该第二栅极叠层与所述多个第二源/漏极延伸区的相对 侧；多个第三硅化区，在所述多个第二源/漏极延伸区中；以及多个第四硅化 区，在所述多个第二源/漏极区中，且在该第二栅极叠层与所述多个第二间隙 壁的相对侧。上述半导体装置中，该第一金属氧化物半导体装置可为N型金属氧化物 半导体装置，该第二金属氧化物半导体装置为P型金属氧化物半导体装置。上述半导体装置中，该第一硅化区可包括Ni2YbSi或NiYbSi。 上述半导体装置中，该第三硅化区可包括Ni2PtSi或NiPtSi。 本发明又提供一种半导体装置，包括衬底，具有在其内部形成的多个 隔离区；栅极叠层，其包括形成在该衬底上的栅极介电层及栅电极层；多个 第一间隙壁，沿着该栅极叠层的侧壁形成；多个源/漏极区，在该衬底中，且 在该栅极叠层的相对侧，各源/漏极区包括轻掺杂区及重掺杂区，该轻掺杂区 在该栅极叠层的相对侧，该重掺杂区邻近该轻掺杂区；多个第一硅化区，在 至少一部分的所述多个重掺杂区的表面及该栅电极层上方，所述多个第一硅 化区由第一材料形成；以及多个第二硅化区，在至少一部分的所述多个轻掺 杂区中，所述多个第二硅化区由第二材料形成，该第二材料与该第一材料不 同。上述半导体装置中，所述多个源/漏极区可具有n型导电性。 上述半导体装置中，所述多个第二硅化区可包括Ni2YbSi或NiYbSi。 上述半导体装置中，所述多个源/漏极区可具有p型导电性。 上述半导体装置中，所述多个第二硅化区可包括Ni2PtSi或NiPtSi。 本发明可以降低接触电阻并降低寄生电阻。
图1示出现有技术的半导体装置；图2 图12示出本发明实施例的两个晶体管的形成步骤( 其中，附图标记说明如下100 晶体管；103 隔离区；105 栅极介电层；109 第一间隙壁；113 源/漏极区；117 硅化层；203 隔离(STI)区；101 衬底； 104 107 栅电极层；111 第二间隙壁；115 源/漏极延伸区;201 衬底；205 第一区；207 第二区； 303 栅电极层；403 第二源/漏极延伸区502 第二间隙壁；603 第二源/漏极区；901 第一光阻层； 1001 第二光阻层；301 栅极介电层； 401 第一源/漏极延伸区; 501 第一间隙壁； 601 第一源/漏极区； 701 第一硅化接触部；903 第一硅化区； 1003 第二硅化区;1201 接触蚀刻停止层。
具体实施方式
本实施例的操作方法及制造方法将在以下作详尽的说明。然而，以下实 施例并非本发明唯一的运用，本实施例仅是说明实施本发明的特定方法，并 非用以限定本发明及专利范围。本发明将以优选实施例说明，以下实施例将说明在源/漏极延伸区具有降 低的寄生电阻的一对半导体晶体管。然而，本发明可应用于其他半导体装置。请参照图2，提供衬底201，衬底201具有在其内部形成的浅沟槽隔离区 203。衬底201可包括块状硅、掺杂或未掺杂衬底、或硅覆盖绝缘层(SOI) 衬底的有源层。SOI衬底可包括半导体材料层，例如硅、锗、硅锗、SOI、硅 锗覆盖绝缘层(SGOI)或其组合。也可利用其他衬底，例如多层(multi-layered) 衬底、梯度(gradient)衬底、混合晶向(hybrid orientation)衬底。可蚀刻衬底201以形成沟槽且在沟槽中填入介电材料，借此形成STI区 203。优选的是，可利用适用的方法在STI区203中填入如氧化物、高密度等 离子体(HDP)氧化物或类似材料的介电材料。STI区203可将衬底201分隔为第一区205及第二区207，其中第一区 205及第二区207可(但不必要)互相邻接。优选的是，衬底201的第一区 205及第二区207具有不同的导电性。例如，第一区205包括p型导电性， 而第二区207包括n型导电性。请参照图3，形成栅极介电层301及栅电极层303。可借助适当的工艺在 衬底201上方形成且图案化栅极介电层301及栅电极层303。栅极介电层301 可包括高介电常数(high k)介电材料，例如氧化硅、氮氧化硅、氮化硅、氧化物、含氮的氧化物、氧化铝、氧化镧、氧化铪、氧化锆、氮氧化铪、其组合或其他类似材料。优选的是，栅极介电层301的相对介电常数约大于4。在栅极介电层301包括氧化物的实施例中，栅极介电层301可利用任何 氧化工艺形成，例如在包含氧化物、水、氧化氮或其组合的环境中进行湿式 或干式热氧化法；或者，利用四乙基硅酸盐(TEOS)与氧为前体(precursor) 进行化学气相沉积法(CVD)以形成栅极介电层301。在一例子中，栅极介 电层301的厚度约介于4A至100A，且以约为12A为优选。栅电极层303可包括导电材料，例如金属、金属硅化物、金属氮化物、 掺杂多晶硅、其他导电材料或其组合。举例而言，金属可包括钽、钛、钼、 钨、铂、铝、铪或钌，金属硅化物可包括硅化钛、硅化钴、硅化镍、硅化钽， 金属氮化物可包括氮化钛、氮化钽。在一例子中，沉积非晶硅，接着进行再 结晶以形成多晶硅。在栅电极层303为多晶硅的实施例中，可借助低压化学 气相沉积法(LPCVD)形成厚度约介于100A至3500A的惨杂或未掺杂多晶 硅，且厚度以约400A为优选。请参照图4，形成第一源/漏极延伸区401及第二源/漏极延伸区403。可 利用栅极介电层301及栅电极层303作为掩模而注入适当的掺杂质，以在衬 底201的第一区205中形成第一源/漏极延伸区401 (轻掺杂源/漏极区)。在 衬底201的第一区205具有p型导电性的实施例中，可借助注入n型掺杂质， 例如砷离子、磷离子或其他类似掺杂质，以形成第一源/漏极延伸区401，借 以形成NMOS装置。由于栅极介电层301及栅电极层303作为掩模，第一源 /漏极延伸区401大致上对准栅极介电层301的边缘。本领域技术人员可调整 注入能量与掺杂质元素以获得所需要的掺杂深度。可利用栅极介电层301及栅电极层303作为掩模而注入适当的掺杂质， 以在衬底201的第二区207中形成第二源/漏极延伸区403。在衬底201的第 二区207具有n型导电性的实施例中，可借助注入p型掺杂质，例如硼离子、 镓离子或其他类似掺杂质，以形成第二源/漏极延伸区403，借以形成PMOS 装置。由于栅极介电层301及栅电极层303作为掩模，第二源/漏极延伸区 403大致上对准栅极介电层301的边缘。本领域技术人员可调整注入能量与 掺杂质元素以获得所需要的掺杂深度。请参照图5，沿着栅极介电层301及栅电极层303的侧壁形成第一间隙壁501及第二间隙壁502。可借助在己有的结构上方沉积第一间隙壁材料层 (未示出)，以及在第一间隙壁材料层上方沉积第二间隙壁材料层(未示出)， 来形成第一间隙壁501及第二间隙壁502。第一间隙壁材料层可包括氮化硅、 氮氧化物、碳化硅、氮氧化硅、氧化物或其他类似材料，优选的是，第一间 隙壁材料层包括氧化硅。可利用适当的工艺形成第一间隙壁材料层，例如 CVD、等离子体增强化学气相沉积法(PECVD)、溅镀(sputter)或其他方 法。可借助全面性(blanket)沉积介电材料以形成第二间隙壁材料层，其中 介电材料例如为氮化硅、氮氧化物、碳化硅、氮氧化硅、氧化物或其他类似 材料，优选的是，第二间隙壁材料层包括氮化硅。优选的是，第二间隙壁材 料层与第一间隙壁材料层为不同的材料，如此，有利于进行后续的选择性蚀 刻工艺。之后，进行一个或多个蚀刻工艺，例如各向异性蚀刻工艺，以从水平平 面去除不想要的第一间隙壁材料层与第二间隙壁材料层，借此形成第一间隙 壁501及第二间隙壁502，如图5所示。请参照图6，形成第一源/漏极区601及第二源/漏极区603 (重掺杂区)。 在衬底201的第一区205中形成第一源/漏极区601，且可使用与第一源/漏极 延伸区401类似的方法形成，然而，将n型离子注入至更深的深度，且注入 工艺利用第一间隙壁501及第二间隙壁502作为掩模。在衬底201的第二区 207中形成第二源/漏极区603，且可使用与第二源/漏极延伸区403类似的方 法形成，然而，将p型离子注入至更深的深度，且注入工艺利用第一间隙壁 501及第二间隙壁502作为掩模。请参照图7，将部分的第一源/漏极区601、第二源/漏极区603及栅电极 层303硅化，借以形成第一硅化接触部701。第一硅化接触部701以包括镍 为优选，然而，其也可包括其他适用的金属，例如钛、钴、钯、铂、铒或其 他类似材料。硅化工艺的进行可先全面性地沉积适当的金属层，接着实施退 火工艺，金属层可在退火工艺中与下方暴露的硅反应。之后，以选择性蚀刻 法去除未反应的金属层。优选的是，第一硅化接触部701的厚度约介于3nm 至50nm，且以约为10nm为优选。请参照图8，选择性地去除第二间隙壁502。在第一硅化接触部701形成后，选择性地去除第二间隙壁502，而不去除第一间隙壁501与第一硅化接 触部701。在第二间隙壁502为氮化硅而第一间隙壁501为氧化物的实施例 中，可进行湿蚀刻步骤以选择性地去除第二间隙壁502，而大致上不去除第 一间隙壁501。请参照图9，注入低功函数(work flmction)金属离子(例如，功函数约 介于3.0eV至4.5eV的镧化物金属，且功函数以约为4.1eV为优选)，举例 而言，可注入钇离子、铒离子或其他类似离子至第一区205中的第一源/漏极 延伸区401。在此步骤中，形成并图案化第一光阻层901以覆盖第二区207 中的结构而暴露第一区205。第二区207受第一光阻层901保护而免于随后的离子注入，如为钇离子 的离子则被注入至一部分的第一源/漏极延伸区401，借此可将一部分的第一 源/漏极延伸区401非晶化，从而形成第一硅化区903。优选的是，利用第一 间隙壁501及第一硅化接触部701作为掩模，将钇离子注入至第一源/漏极延 伸区401。钇离子可穿透第一间隙壁501的水平部分且被注入至第一源/漏极 延伸区401，但是，钇离子不会穿透第一硅化接触部701及第一间隙壁501 的垂直部分。当钇离子已注入后，可利用第一间隙壁501及第一硅化接触部701作为 掩模，将互补金属离子注入至第一源/漏极延伸区401。或者，也可同时进行 互补金属离子与钇离子的注入。优选的是，互补金属离子可包括镍。金属离 子不会穿透第一硅化接触部701，然而，金属离子可穿透第一间隙壁501且 被注入至第一源/漏极延伸区401。优选的是，以离子注入工艺注入钇离子与镍离子至深度约介于0.003pm 至0.3pm，且以约为0.07pm为优选。钇离子与镍离子的掺杂浓度约介于1 x1013 原子/cn^至lxl0"原子/cm2，且钇离子以约为1.4><1016原子/(^2为优选，而 镍离子以约为4xl0"原子/cn^为优选。请参照图10，注入高功函数(约介于4.6eV至5.5eV，且以约为5.2eV 为优选)金属离子，举例而言，可将铂离子、铱离子或其他类似离子注入至 一部分的第二源/漏极延伸区403以形成第二硅化区1003。在此步骤中，从 第二区207去除第一光阻层901，形成并图案化第二光阻层1001以覆盖第一 区205中的结构而暴露第二区207。第一区205受第二光阻层1001保护而免于随后的离子注入，如为铂离子 的离子则被注入至一部分的第二源/漏极延伸区403，借此可将一部分的第二 源/漏极延伸区403非晶化，从而形成第二硅化区1003。优选的是，禾i」用第 一间隙壁501及第一硅化接触部701作为掩模，将铂离子注入至第二源/漏极 延伸区403。铂离子可穿透第一间隙壁501的水平部分且被注入至第二源/漏 极延伸区403，但是，铂离子不会穿透第一硅化接触部701及第一间隙壁501 的垂直部分。当铂离子己注入后，可利用第一间隙壁501及第一硅化接触部701作为 掩模，将互补金属离子注入至第二源/漏极延伸区403。或者，互补金属离子 与铂离子的注入也可同时进行。优选的是，互补金属离子可包括镍。金属离 子不会穿透第一硅化接触部701，然而，金属离子可穿透第一间隙壁501且 被注入至第二源/漏极延伸区403。优选的是，以离子注入工艺将铂离子与镍离子注入至深度约介于0.03pm 至0.3(im，且以约0.07|im为优选。铂离子与镍离子的掺杂浓度约介于lx1013 原子/cr^至lxl0"原子/cm2，且铂离子的掺杂浓度以约为4.5xl0"原子/cm2 为优选，而镍离子的掺杂浓度以约为4.5xl0"原子/cr^为优选。请参照图11，其示出离子注入工艺及去除第二光阻层1001后情形。去 除第二光阻层1001后，进行低温快速热退火处理(RTA)，以将第一硅化区 903与第二硅化区1003中的材料转换成硅化合金。在钇离子与镍离子注入第 一硅化区903且铂离子与镍离子注入第二硅化区1003的实施例中，第一硅化 区903包括Ni2YbSi的合金，而第二硅化区1003包括Ni2PtSi的合金。也可 利用其他退火方法，例如将上述结构放置于炉管(fUrnace)中、将上述结构 放置于物理气相沉积(PVD)反应室(chamber)中或将上述结构放置于加热 板(hotplate)上，且可对上述结构提供真空、含氮或含氦的环境。进行上述退火处理之后，可进行选择性蚀刻法以去除在STI区203或第 一间隙壁501上方的金属离子或含金属的氧化层。举例而言，可利用湿蚀刻 法去除未反应的金属离子及含金属氧化层。在去除外来的金属离子及含金属氧化层后，可进行另一退火处理(不是 必要的)。第二退火处理可以如上述的第一退火处理利用快速热退火处理 (RTA)，或者，第二退火处理也可利用其他方法。在钇离子与镍离子注入第一硅化区903且铂离子与镍离子注入第二硅化区1003的实施例中，第二退 火处理可在第一硅化区903将含Ni2YbSi合金转换成包括NiYbSi的合金，并 且在第二硅化区1003将含Ni2PtSi合金转换成包括NiPtSi的合金。像这样对 第一硅化区903及第二硅化区1003进行进一步退火处理，可产生近带边(near band edge)功函数接触，从而进一步减少装置的寄生电阻。请参照图12,形成第一硅化区903及第二硅化区1003后，可在结构上 方形成接触蚀刻停止层(contact etch stop layer, CESL) 1201 (非必要的)。 CESL 1201可用来保护装置以避免其他工艺引起的损害，或者，CESL 1201 可在装置的沟道区产生应变(strain)以增进装置的效率。在一例子中，CESL 1201包括以等离子体增强化学气相沉积法(PECVD)形成的氮化硅。CESL 1201可包括其他材料，例如氮化物、氮氧化物、其组合或其他材料，CESL 1201 可利用其他方法形成，例如低压化学气相沉积法(LPCVD) 。 CESL 1201的 厚度约介于50A至2000A,且以约为700A为优选。本领域技术人员了解本发明的实施例可能包含其他元件，举例而言，本 发明的实施例可能包含凸起的源/漏极区(raised source/drain)、应力区/层、 包括多层栅极的不同栅极结构、及/或类似元件。虽然本发明已以优选实施例公开如上，然而以上公开并非用以限定本发 明，任何本领域技术人员，在不脱离本发明的精神和范围内，应可作一定的 改动与修改，因此本发明的保护范围应以所附权利要求范围为准。
权利要求
1. 一种半导体装置，包括衬底，具有在其内部形成的多个隔离区；栅极介电层及栅电极层，在该衬底上方；多个间隙壁，沿着该栅极介电层及该栅电极层的侧壁形成；多个源/漏极延伸区，在该衬底中，且在该栅极介电层的相对侧；多个源/漏极区，在该衬底中，且在该栅极介电层与所述多个源/漏极延伸区的相对侧；多个第一硅化区，在所述多个源/漏极延伸区中，且在该栅极介电层的相对侧；以及多个第二硅化区，在该衬底的表面上方，且在该栅极介电层与所述多个间隙壁的相对侧。
2. 如权利要求1所述的半导体装置，其中所述多个源/漏极区具有n型 导电性。
3. 如权利要求2所述的半导体装置，其中所述多个第一硅化区包括 Ni2YbSi或NiYbSi。
4. 如权利要求1所述的半导体装置，其中该源/漏极区具有p型导电性。
5. 如权利要求4所述的半导体装置，其中所述多个第一硅化区包括 Ni2PtSi或NiPtSi。
6. —种半导体装置，包括衬底，具有在其内部形成的多个隔离区，该衬底包括第一区及第二区； 第一金属氧化物半导体装置，在该第一区中，该第一金属氧化物半导体 装置包括第一栅极叠层，其包括第一栅极介电层及第一栅电极层； 多个第一间隙壁，在该第一栅极叠层的侧壁；多个第一源/漏极延伸区，在该衬底中，且在该第一栅极叠层的相对多个第一源/漏极区，在该衬底中，且在该第一栅极叠层与所述多个 第一源/漏极延伸区的相对侧；多个第一硅化区，在所述多个第一源/漏极延伸区中；以及 多个第二硅化区，在所述多个第一源/漏极区中，且在该第一栅极叠层与所述多个第一间隙壁的相对侧；以及第二金属氧化物半导体装置，在该第二区中，该第二金属氧化物半导体装置包括第二栅极叠层，其包括第二栅极介电层及第二栅电极层； 多个第二间隙壁，在该第二栅极叠层的侧壁；多个第二源/漏极延伸区，在该衬底中，且在该第二栅极叠层的相对多个第二源/漏极区，在该衬底中，且在该第二栅极叠层与所述多个第二源/漏极延伸区的相对侧；多个第三硅化区，在所述多个第二源/漏极延伸区中；以及 多个第四硅化区，在所述多个第二源/漏极区中，且在该第二栅极叠层与所述多个第二间隙壁的相对侧。
7. 如权利要求6所述的半导体装置，其中该第一金属氧化物半导体装置 为N型金属氧化物半导体装置，该第二金属氧化物半导体装置为P型金属氧 化物半导体装置。
8. 如权利要求6所述的半导体装置，其中该第一硅化区包括Ni2YbSi或 NiYbSi。
9. 如权利要求6所述的半导体装置，其中该第三硅化区包括Ni2PtSi或 NiPtSi。
10. —种半导体装置，包括衬底，具有在其内部形成的多个隔离区；栅极叠层，其包括形成在该衬底上的栅极介电层及栅电极层； 多个第一间隙壁，沿着该栅极叠层的侧壁形成；多个源/漏极区，在该衬底中，且在该栅极叠层的相对侧，各源/漏极区 包括轻掺杂区及重掺杂区，该轻掺杂区在该栅极叠层的相对侧，该重掺杂区 邻近该轻掺杂区；多个第一硅化区，在至少一部分的所述多个重掺杂区的表面及该栅电极 层上方，所述多个第一硅化区由第一材料形成；以及多个第二硅化区，在至少一部分的所述多个轻掺杂区中，所述多个第二 硅化区由第二材料形成，该第二材料与该第一材料不同。
11. 如权利要求10所述的半导体装置，其中所述多个源/漏极区具有n 型导电性。
12. 如权利要求11所述的半导体装置，其中所述多个第二硅化区包括 Ni2YbSi或NiYbSi。
13. 如权利要求10所述的半导体装置，其中所述多个源/漏极区具有p 型导电性。
14. 如权利要求13所述的半导体装置，其中所述多个第二硅化区包括 Ni2PtSi或NiPtSi。
全文摘要
本发明提供一种半导体装置，包括衬底，具有在其内部形成的多个隔离区；栅极介电层及栅电极层，在该衬底上方；多个间隙壁，沿着该栅极介电层及该栅电极层的侧壁形成；多个源/漏极延伸区，在该衬底中，且在该栅极介电层的相对侧；多个源/漏极区，在该衬底中，且在该栅极介电层与所述多个源/漏极延伸区的相对侧；多个第一硅化区，在所述多个源/漏极延伸区中，且在该栅极介电层的相对侧；以及多个第二硅化区，在该衬底的表面上方，且在该栅极介电层与所述多个间隙壁的相对侧。本发明能够减少半导体装置的寄生电阻。
文档编号H01L27/092GK101271897SQ20071013824
公开日2008年9月24日 申请日期2007年7月31日 优先权日2007年3月20日
发明者余振华, 叶震南, 林正堂 申请人:台湾积体电路制造股份有限公司